作者lihgong (Q.Q)
看板Electronics
标题[问题] 请问关於 testbench systemC verilog 的问题
时间Thu Nov 9 18:29:19 2006
小弟这学期修了一门课
课程一开始的作业是写 SystemC
我根据题目的 spec, 把 design 写出来
并且验证结果正确
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之後要用 Verilog 实现这个设计
我已经开始写 RTL, 我把 SystemC 当作是 golden model
有没有什麽方法, 可以做到下面这件事...
test bench (text file) -> SystemC model -> WaveForm file (.vcd)
test bench (text file) -> RTL code -> WaveForm file (.vcd)
我的意思是说, 有没有可能用某种形式表示 testbench (文字档)
之後灌给 SystemC 产生输出, 产生 golden model 的输出
再把同样的 testbench (文字档), 灌进 RTL code
然後也产生波形档输出
之後我要比对波形就比较容易 (eg. 用 modelsim 的 wave-compare)
而且可以大量比对
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上面描述的功能, 有没有哪些软体可以支援
麻烦有经验的人指教, 谢谢
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◆ From: 140.113.236.184
1F：推 needhope:可以用开读档的方式把testbench的资料读入 送进golden 11/10 09:34
2F：→ needhope:model 之後在产生波形即可 11/10 09:35