若是要考虑 timing 才能确保 design functional 正确，那请教有人做 RTL sign off 是怎麽做的？ ==> 在 [email protected] (可爱的哲哲) 的文章中提到: > 【 在 [email protected] (博班的生活是降喔) 的大作中提到: 】 > : 我是没有run过digital design flow啦^^" > : 不过在做完STA分析时 > : 除了符合timing constraint的要求外 > : 加入timing的因素不是可能会有skew or glitch > : 造成function error? > clock skew 属於 gate delay && RC delay 计算问题, > 在 timing 分析中会被看出 > clock jitter 可靠设定 clock uncertainity 来预留 margin > glitch 也是属於 gate delay 问题,如果为 gated clock 设计问题, > 目前也可检查. 非 gated clock 上讯号的 glitch,跟一般分析 gate delay > 问题相同,所以都不成问题 > : STA只管timing问题? > : 不会综合去考量timing造成function的问题? > 你的 function 问题, 如果为 synthesis 软体造成, > 可用 LEC 检查, 如果为设计问题, RTL 就会错了 > 如果是因为 delay 过大造成 timing 错误, 这个在 STA report 就可知道 > : 还是说design时 > : 先check Function问题(无考虑timing) > : 再来就做STA来check timing > : 됊> 当然是这样的 > : 阿...我是想请教大家 > : 不会再考虑timing的因素下在去做function check? > : 各做各的吗? > : 观念可能有点问题,请大家指导一下^^ > 除非你的电路有 internal trigger, 例如由外面信号产生 > 内部 trigger 信号,又非 gated-clock 情形, 这种情况下 > 设计电路较复杂, 必须考量 delay 才能确保 function 正确. > (simulation 做到 cycle-accuracy 还不足) > 如果是标准的由 clock 驱动的电路,simulation 只需 cycle-accuracy > 的话, STA 的 report 就很够了. -- * Origin: ★ 交通大学资讯科学系 BBS ★ <bbs.cis.nctu.edu.tw: 140.113.23.3>