作者garymeteor (爱与不爱之间)
看板CSSE
标题[问题] verilog 2001语法问题
时间Fri Nov 21 14:37:46 2008
我在网路上看见有关於verilog 2001语法上的问题
想在这里请教大家
当我写一个简单的加法器程式的时候
module add (a, b, sum);
input signed [3:0] a, b;
output signed [3:0] sum;
assign out = a + b;
endmodule
如此利用signed就可以做出'有号数'的加法器???
看网路上的资料几乎都有提到关於verilog 2001语法的介绍
不知道是否有人可以说明verilog 2001语法一下吗或相关网站
真的挺困惑上述写法..
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◆ From: 220.228.244.56
1F:推 nowar100:哪部分困惑? 小小补充 应该是assign sum=a+b 11/21 18:34