作者garymeteor (今天有戴墨镜)
看板ASM
标题[问题] verilog 资料撷取
时间Thu Aug 27 11:07:59 2009
不好意思 不知道po在这适不适合 如果不适合 麻烦告知
如果可以请大家继续往下看我的问题吧 ︿︿
麻烦大家配合图解说可能比较容易懂
连结：
http://yfrog.com/3t111hj
目前想要作一个资料撷取的功能 但是遇到困难
一直抓不到我想要的全部资料只能抓到部份
说明如下：
输入
clk：
原输入为20MHz-->制作一个为5MHz 的clk2
Data：
原输入以20MHz为基准--->输出必须以5MHz为基准
EN：（备注EN为可调整可能为1～100）
当EN为"High"的时候抓取资料 如图当EN为"High"时 抓
取到D1 D2 D3的资料 在将此资料置入以5MHz为基准输
出 此图的EN为3所以HIGH为3个clk 後面接着为LOW 必须
要有9个clk 如图 如果今天在将EN改成4就变成-->
EN为4个HIGH的clk 也相对抓取4个data（d1.d2.d3.d4)
後面接着12个LOW.
输出
clk2：
由输入clk 20MHz 产生 clk 5MHz
data
out ： 受到以 clk 5MHz 为基准 输出由EN撷取到的资料
作为输出
例：当EN=3 撷取到 d1 d2 d3....d13 d14 d15....
当EN=4 撷取到 d1 d2 d3 d4 ... d17 d18 d19 d20....
以此类推
因为 EN比需要改变 如果可以的话是否能顺便给我测试档
让我能够测试改变 谢谢 麻烦高手们帮帮我
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 220.228.244.56
1F：→ menspower:clk1->clk2感觉像是除频器的动作...但真实的除频器... 08/27 11:38
2F：→ garymeteor:是除频没错 但是...资料没办法抓到每一笔 08/27 11:39
3F：→ menspower:很难以Verilog来实作...而是以PLL来实作... 08/27 11:40
4F：→ menspower:如果只是要求模拟结果的话...可以考虑写个counter来计数 08/27 11:41
5F：→ menspower:每数到四就将clk2反向（~）一次～ 08/27 11:42
6F：→ menspower:还有你的EN讯号有点奇怪...可以是1~100又可以是High Low 08/27 11:43
7F：→ menspower:以上是个人见解...如有错误还请其他高手指正～Thanks！ 08/27 11:44
8F：推 hayden0828:看原PO的图1~100指的应该是EN的脉波长度， 08/27 12:14
9F：→ hayden0828:如果我设计的话，应该会设计一个100bit的Queue RAM 08/27 12:15
10F：→ hayden0828:在20M时如果EN为1将撷取到的资料存入RAM中，而在Clk逢 08/27 12:17
11F：→ hayden0828:4时(Clk2)就丢出1bit的输出 08/27 12:18