作者deathcustom (litron-intl)
看板comm_and_RF
標題Re: [問題] pre-sim和post-sim的結果不同
時間Fri Feb 3 10:19:14 2012
※ 引述《A1987331 (Weinor)》之銘言:
: 請教板上各位大大,有沒有什麼情況是我疏忽的
: 而導致我可能產生pre-sim和post-sim的結果不同(full-custom)
: (使用T18製程)
: 最近在畫一個計數器的layout,DRC和LVS都過了。
: pre-sim的計數是正確的,而post-sim的計數卻是錯誤的。
: 我嘗試各種方式去解決這個問題
: 以及攔截中間的信號的輸入正確與否
: 結果我攔截到一個經過nand2的資料有誤
: 攔截到的兩輸入分別為0和1(正確的),但是輸出結果卻為0。
: 正確來說應該是應該是輸入為0v和3.3v,而得到的結果為0.67v(視為0)
: 後來我將測試的電壓改成0~5v。同樣攔截這部分的輸出變為約1.49v...
: --------------------------
: 結果我總共設計的8bit,在高位元的第4位元出錯
: 我在該位元的組合邏輯電路中的nand將傳入的資料加入一個buffer後,這部分就對了。
: 但是最低位元第零位元卻錯了。一樣錯在幾個nand後的結果錯誤。
: (最低位元只用nand和inv組合而成,inv應該立即收到資料反向,應該不太有問題)
: 我們原本的設計在底層到上層都有buffer約1推2~4
: 但是還是改好一部分對,又會出現另一部份錯。
: (上面加的buffer是額外又再加的)
: 在想有沒有可能是我們設計上的忽略?(電子元件上的特性?)
: ps.抱歉,我不是電機電子系出身的,在這方面的知識較為薄弱,
: 只能嘗試可能哪裡有錯改看看會不會突然對
: 還有我設計的整個系統已經寫好verolog code且以model sim驗證波形結果正確了
: 並且燒於fpga板上的資料是正確的。才依照code的邏輯function開始設計的。
: 請各位專業的大大給點類似經驗或是猜測的意見,讓我去嘗試修改看看。
我先說基本觀念,這無關出來的東西會不會正確
因為還要搭配你每一個wire的waveform才能判斷...到底問題在哪
根據你給我的.sp檔案看來
你的nand推動力不平均喔
你的nand是
MM3 vout vin_2 vdd! vdd! PD l=350.0n w=440.0n m=1
MM2 vout vin_1 vdd! vdd! PD l=350.0n w=440.0n m=1
MM1 net12 vin_1 gnd! gnd! ND l=350.0n w=220.0n m=1
MM0 vout vin_2 net12 gnd! ND l=350.0n w=220.0n m=1
還有你的inv是
MM1 vout vin gnd! gnd! ND l=350.0n w=220.0n m=1
MM0 vout vin vdd! vdd! PD l=350.0n w=440.0n m=1
話說第一......如此出來的VM是在1/2 VDD的位置嗎?
第二......假設inv的P:N是k:1
那2-input-nand的P:N應該是k:2
m-input-nand的P:N應該是k:m
你的nand2明顯的pull-down的能力不足
同樣的問題出現在nand3,nor3,nand4跟nor4
m-input-nor的話,P:N應該是mk:1
然後你的sel
XI11 Sel net30 / inv_schematic
XI9 Sel B net33 / nand2
XI8 A net30 net36 / nand2
XI10 net36 net33 Out / nand2
你的tff
MM1 Data vin_bar vout vdd! PD l=350.0n w=440.0n m=1
MM0 Data vin vout gnd! ND l=350.0n w=220.0n m=1
what the hell
transmission gate只用單邊很容易出問題喔
要就不要用這種一邊只有PMOS一邊只有NMOS的跛腳
而且如果transmission gate後面沒有inv/nand之類的東西的話
輸出端本來的殘值會影響到你的輸出結果(在高速的狀況下)
大概就這些......
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