作者john3030 (空虛的彰師大)
看板comm_and_RF
標題[請益] 製程偏移的考量
時間Wed Aug 23 20:29:02 2006
再模擬電路的時候
使用不同的spice model (TT/ FF/ SS)
TT的時候增益還OK
但是換成SS 增益掉了快一半
請問這樣是正常的嗎???
怕把下線計畫書寫完卻被評D 就白忙一場囉!
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 163.23.217.163
1F：推 ilovecatch:我覺得正常 但應該可以盡量讓ss也符合 140.118.123.33 08/23 20:37
2F：推 obov:一半可能有點多耶 不過主要還是看是什麼架構 69.231.43.107 08/25 00:48