作者barry800414 (小銘)
看板b98902HW
標題[DCL ] 請問關於verilog的語法問題
時間Sun Dec 25 02:01:50 2011
最近這幾天都在為DCL而打拼
但是有一個問題我一直無法解決掉它
所以想請教 了解verilog語法的高手們
要怎麼樣把一個module的output的結果存下來呢?
假設我module長這樣:
module A ( a,b,c);
input a,b;
output c;
assign c = a & b;
endmodule
/*方法一*/
module B (b,c,clk);
input b;
output c;
wire w;
reg tmp = 1'b1;
A a1(tmp,b,w);
assign c = tmp;
always @ (posedge clk)
begin
tmp = w;
end
endmodule
/*方法二*/
module B (b,c,clk);
input b;
input clk;
output c;
wire w;
reg tmp = 1'b1;
A a1(tmp,b,w);
assign w = tmp;
assign c = tmp;
endmodule
module A純粹只是做and運算然後輸出
然後這邊我的module B 想要重複的使用module A (姑且不論module B本身有沒有意義)
下一個回合 我想要把A的結果 當成A的input 然後再做運算
但是在verilog裡面,要接module的output必須是net (wire ...那些)
所以我不知道該如何把module 的 output的值存下來
存到register裡面 下一回合再拿來用
如果有人願意指點迷津 願奉上一杯 50 元的飲料答謝=)
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◆ From: 60.244.61.84
※ 編輯: barry800414 來自: 60.244.61.84 (12/25 02:03)
※ 編輯: barry800414 來自: 60.244.61.84 (12/25 02:03)
※ 編輯: barry800414 來自: 60.244.61.84 (12/25 02:05)
1F：→ barry800414:已經解決囉=) 感謝感謝 12/25 14:34