※ 引述《oca (nessun-dorma)》之銘言： : 在文章最前面，我想先強調一點 : 對於股版來說有用的應該只有我回文的第一段！ : 我想說的只有一句，假如話題不是你專精的項目時，還是少討論一些會比較好。 不好意思, 的確, 我承認我沒投過FPGA 但...教學相長吧 : 可以請問你口中的 ASIC 排程為何？non-ASIC 排程又為何嗎？ PM先開spec 軟韌體等等各單位開始橋spec 假設是一個IP都很齊的狀態下去弄, 跑完驗證布局 再怎麼快大概也是三個月到半年跑不掉 : 我們就先不管 qual 的驗證時間，暫時忽略不計。 : 首先，你製程轉變，是不是要有相關的產品能做驗證確認沒問題？請問產品哪來？ : 原先 tsmc 投產，拉到 intel 投片到晶片出來，你知道要多久嗎？(正常 12 weesk) 看光罩總共幾道 可能一道0.7~1天 晶圓回來後要測要切要打線要包package 這個都是能夠推算的 正常大概抓2個月差不多阿 : 東西出來之後還要驗證 ok，才能把相關樣品丟給下游客戶做測試與認證。 : 可以請你解釋什麼叫做 不傾向用一般的 ASIC 排程去看 嗎？ 或許我講得太過廣泛 我說的ASIC就指SOC吧 FPGA跟我所謂的ASIC(SOC)比 光是開規格花的時間就不同了 (FPGA市占就是那兩家啦 你也不必花時間了) 被規格卡死硬體的設計effort就不同 (ASIC你敢無視area跟power就是等死) 會不會卡在軟韌體開發時間就不同了 (好啦 FPGA也是要開發synthesis tool 算你也有花) 要做的驗證不同 (有些ASIC就是會開那種很高的ESD spec) 更不用面對ASIC可能幾十個客戶拿著奇怪的host要你過認證 當然啦 FPGA難處的不一樣 光是要能弄好軟體可以讓客戶滿意flooplan就很難 : (簡單的說，換製程參數完全不同，錯了搞不好就是 12 週重跑 : 到底有什麼證據可以讓原 po 這麼有信心的那麼與眾不同？ 調製程重跑12周會死人的啦 在生產過程就會弄各種參數就先讓你統計了 送樣的時候當然是挑過的給客戶用 : 就如同上面所說的，實際上一個產品從製程驗證到可量產都是需要很長時間的。 : 通常只要一個參數的錯誤，可能就是整套或半套的重來！至少就是兩三個月起跳。 : 過往 Qcom 一直是 TSMC 的最佳夥伴，但是也在 28nm 的產能限制上被燙到。 : 到了新一代產品，一開始就新增 2nd source 一點也不奇怪。 : 而且 2nd source 當然要先做好，難道等第一供應商出問題後再花三個月來轉移嗎？ : 我再以一般系統廠能理解的說法來解釋： : 請問在 BOM 上面建立 2nd source，難道就代表著會對 2nd source 大量採購嗎？ : 也就是說，Qcom 今天會到 non-TSMC 的工廠去試生產根本不是什麼奇怪的事。 這個例子不太一樣 你換BOM 較大問題是價格 你投到另外一廠 APR到wafer都要重調 養的那些RD才是成本 但是從另一方面來說 如果是要samsung要拉客戶 QCOM花的力氣就不一樣了 就像以前smic搞的t-like 就是希望你能少痛一點轉過去 良率出來不好 效能不好 晶圓廠就吞下去幫你調到能用 然後補充一下 現在先進製程的光罩是很貴的 雖然對高通來說也是九牛一毛 但也不排除三星免費讓高通用 謝你的指教 真的隔行如隔山囉 我很多不懂 請不吝指教 --

※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 112.104.13.17 ※ 文章網址: https://webptt.com/m.aspx?n=bbs/Stock/M.1428002593.A.EED.html ※ 編輯: mooto (112.104.13.17), 04/03/2015 03:32:01 這邊是學術板咩 鄙人覺得偶爾看看很technical的東西也不錯呀 不過我還是把一些內容刪掉整理一下好了 (所以我上一篇才盡量用中文淺顯的白話寫 只是又被說不是專精項目有點頭痛 orz) 的確 似乎變成在證明我到底懂不懂 其實原本連篇髒話 後來吞下去自己偷修掉 (咦) 我只是覺得上篇文也沒嗆他的意思 也說了我只是FPGA的end user 嚴格說起來 只有TripleC是巷子內的 我在旁邊敲邊鼓的確半瓶子響叮噹 我想我對你仁慈是種錯誤 所謂半瓶子響叮噹不是在講我自己而已 ※ 編輯: mooto (123.204.21.115), 04/03/2015 12:09:20