作者soheadsome (師大狗鼻哥)
看板Programming
標題[問題] verilog的問題(半作業文)
時間Tue Dec 31 13:25:46 2013
不好意思
就是我有個verilog的作業(跟FSM有關)
我有寫好的另外一個版本
但我有想到一個較簡短的版本
(用一個counter變數取代多出來的state)
但我實現之後跑模擬
許多腳位會出現undefine的值
我有問教授
教授是說在寫一個always去實現counter計數
但我更改code後 還是出現相同的結果
code:
http://paste.ofcode.org/7EkfXEwHss5FH9qX9kwkJC
希望能有大大幫我找出錯的部分 謝謝
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 140.122.216.61
1F：→ phantasma:你的reset訊號在哪裡？ 76.167.224.162 12/31 14:40
2F：推 Mije:加個reset進去 然後reset的時候給初始值 140.115.212.38 12/31 14:52
3F：→ soheadsome:reset是reg還是input? 140.122.216.61 12/31 17:04
4F：→ soheadsome:有點不懂verilog 為什麼要reset? 140.122.216.61 12/31 17:10
5F：→ ludden:去拿麵包板把你的電路接出來，就知道了 114.32.242.96 12/31 23:40
6F：推 Leadgen:reset，因為你不知道剛開電路時是什麼狀態 42.71.212.107 01/06 19:41
7F：→ lovepy:當你暫存器剛通上電源 裡面的數值不一定140.117.167.202 01/25 13:14
8F：→ lovepy:可能會是0也可能會是1 所以必須要主動歸零140.117.167.202 01/25 13:15
9F：→ lovepy:那些初始可能為0或1的模擬時就用unknow表示140.117.167.202 01/25 13:17