X架構之介紹與探討 -------------------------------------------------------------------------------- （作者陳少傑、何宗易／零組件雜誌2005年1月號） 2005/01/24 　X架構是第一套大量運用斜角互連線路的量產型IC設計技術，能降低晶片內部20％的互 連或佈線資源，並減少30％的貫孔數量。本文將由X架構的市場現況、廠商運用策略以及 該架構的繞線與放置等技術原理，探討此一新架構對IC設計所產生的種種影響。 　在奈米技術下，減少電路互連延遲（interconnect delay）為決定效能（performance ）的最關鍵因素之一，因此設計全程皆需考慮互連的效應，即以互連為導向之設計流程（ interconnect-driven design flow），以達成timing closure及design convergence。 除此之外，近幾年來半導體大廠紛紛投入大筆經費研究新的製程技術，例如銅製程連線技 術等等，更突顯出了減少電路互連延遲的重要性。 　基本上，減少總線長（wirelength）可以同時減少電路互連延遲，但跟最佳繞線距離（ euclidean distance）相比，傳統上使用垂直繞線（orthogonal routing）的曼哈頓架構 （Manhattan-architecture）卻可能會增加總線長。為了克服曼哈頓架構的缺點， X-initiative[1]力推X架構（X-architecture）來解決電路互連延遲的問題。 X架構簡介與市場現況 　X架構是一個使用對角繞線（diagonal routing）的先進互連架構電路。跟傳統使用的 曼哈頓架構不同，除了前三層使用垂直繞線外，X架構通常使用第四及第五層繞線來作45 及135度的繞線，如（圖一）。根據報導，X架構平均可以減少20％的總線長及30％的總貫 孔數（via），藉此可同時改善晶片效率、功率與成本。而X架構對EDA軟體帶來的衝擊不 只是在繞線方面，在平面規劃（floorplan）、置放（placement）、時脈繞線（clock routing）等等步驟上也都要重新研究新的演算法來利用X架構帶來的好處。 　X Initiative、益華電腦（Cadence）與東芝即曾聯合宣佈，東芝推出第一套採用創新X 架構所開發的商用系統單晶片（SoC）元件，X架構寫下重大里程碑。X架構是一套大規模 整合的新模式，協助業者製造更小、更快的晶片。東芝最新的TC90400XBG 晶片體現X架構 的各種效益，提供一套性能強大、小型化、高整合度的解決方案，支援各種新一代數位影 片播放與多媒體家庭娛樂方面的應用。 　X 架構是針對晶片中細微互連電路開發的新型繞線法，運用對角電路搭配傳統的垂直曼 哈頓繞線法。這種創新的架構讓晶片內的線路大幅減少，並讓SoC元件可使用較少的貫孔 來連結各個電路層。X架構創造出更上一層樓的元件效能標準，為新一代數位媒體與其它 先進消費性產品帶來顯著的利益。東芝與益華電腦合作開發X架構，並贊助X Initiative ，這個組織已號召超過四十家領導廠商，共同建構產品邁入量產所需的設計鏈，加速X架 構邁入商業應用的階段。 　東芝的里程碑晶片TC90400XBG，如（圖二），採用130奈米的製程技術，其設計目標是 希望能整合在數位媒體與家庭娛樂的系統。相較於採用傳統「曼哈頓」設計流程的東芝同 級產品，納入X架構的新晶片能提供加快11％的速度，及體積縮小10％的隨機邏輯元件。 新晶片的樣本於2004年11月推出，預定於2005年第二季開始量產。東芝的TC90400XBG已爭 取到第一個客戶─這款晶片將整合在多款數位電視中，初期將於歐洲市場發表。 　東芝半導體SoC設計部門技術經理Takashi Yoshimori 強調里程碑對於該公司與X計畫皆 具有極高的重要性，指出東芝透過與益華電腦及多家X Initiative成員合作，開發出業界 第一套採用X架構的SoC。該產品能夠滿足市場對於效能型單晶片解決方案的多元化需求， 發展出比傳統設計更快、更小的晶片。而透過這套設計流程，東芝也可進一步鞏固在SoC 市場的地位。 　X Initative創始小組成員暨益華電腦新事業籌畫部門技術長Aki Fujimura則表示，東 芝在X架構扮演統籌者的角色，加速設計方案邁入商業應用階段，包括開發第一套90奈米 功能測試晶片（在2003年於日本舉行的CEATEC消費性電子展中發表）。該公司欣見這項設 計架構能成為許多主要設計應用，如數位媒體技術的選擇，並認為東芝的產品將為X架構 的產品化邁入下一階段奠定基礎，使該架構朝向為全球半導體業界廣泛採納的目標邁進。 　以下這篇文章，將繼續探討X架構對繞線及置放的影響。 繞線（Routing） 　對角繞線並不是在近期才被提出，在早期對角繞線只應用在印刷電路板（printed- circuit board）上去做平面繞線，而在一般IC上只使用jog來作短距離的對角繞線。而在 IC製程技術進步後，對角繞線已經可以完全的應用在一般IC繞線上。因此，現在的X架構 一般應用在五層以上金屬層的晶片上。為了簡化一般standard cell、memory compiler及 Hard IP上的繞線，第一到第三層的繞線仍是垂直繞線，而第四、五層才使用對角繞線作 全面的繞線。 　現今大多數的繞線器（router）大多是以格線為主的繞線器（grid-based router）， 除此之外，大多數的製程在第二到第五層的繞線是使用相同間距（pitch）及線寬（wire width）的，這樣做的目的是為了要讓貫孔的位置對齊。但是若將第四、五層作對角繞線 的話，為了讓貫孔的位置對齊，垂直繞線跟對角繞線的交接點必須落在格線上，這樣一來 ，對角繞線間距變成只有（71％）的垂直繞線間距，而違反了最小間距的設計法則（ design rule）。而若要同時兼顧接點對齊及最小間距，對角繞線間距需加大到（141％） 的垂直繞線間距，如此一來卻浪費了可用的繞線空間，如（圖三）。因此，若要處理X架 構上的繞線問題，最好是用無格線的繞線器（gridless router）來作繞線。無格線的繞 線器可以根據製程的設計法則來調整線寬，進而同時兼顧貫孔對齊、最小間距及繞線資源 （routing resource）的問題。 　X架構雖然可以減少總線長，進而減少電路連線延遲，但對現今電路連線方面，貫孔的 影響也是不容忽視的。一個貫孔產生的延遲，相當於在鋁鎢製程中50間距的線長，就算是 在先進的銅製程中，也相當於有15間距的線長。在X架構上，若大量使用對角繞線的話， 可能會造成貫孔的增加。以（圖四）為例，圖四(a)為在曼哈頓架構下繞線的結果，而圖 四(b)為在X架構下繞線的結果。雖然圖四(b)中的總繞線長度小於圖四(a)中的總繞線長度 （1+23.828 < 5），但其使用的總貫孔數較多。 　為了解決X架構上總貫孔數會增加的問題，先進製程廠便提出了液態繞線（liquid routing）方法來解決這問題。跟傳統每一層金屬層只能做單一方向繞線的繞線方法不同 ，液態繞線是指在每一金屬層都可以做八方向的繞線，如圖四(c)。藉此，可大大減少總 貫孔數，進而改善電路連線延遲所帶來的影響。 　接下來以一個真實的晶片為例，在（圖五）(a)中為一使用曼哈頓架構繞線的結果，圖 五(b)為一使用液態繞線作修改過後的繞線結果。在這個例子中，使用液態繞線所減少的 總線長達14％，而總貫孔數更減少到40％，這些都證明了液態繞線在X架構下的確是扮演 一重要的角色。 置放（Placement） 　大多現今的放置器（placer）仍是以垂直線長當作其好壞評斷標準。因此，對一個由△ X及△Y所構成矩形框（bounding box）的兩點連線（two-pin net）而言，放置器會試著 去對△X+△Y去做最佳化。雖然在一般曼哈頓繞線架構下，縱橫比（aspect ratio）不會 影響放置器的好壞評斷標準（），但在X架構下，縱橫比卻大大影響了放置結果的好壞。 在縱橫比為0的情況下，代表著沒有使用任何對角繞線，也就是說線長沒有任何的改善;而 若在縱橫比為1的情況下，代表著完全使用對角繞線，而線長也改善了29.3％。而對於一 兩點連線的線長改善之期望值如公式一： 　除此之外，我們還可對X架構放置器的線長做進一步的改善。以一個介於A及B兩個 component之間的兩點連線v為例，若v以A為中心，長度為L，那在曼哈頓架構下，B將會落 在以A為中心，長度為L的菱型上;若在X架構下，B會落在以A為中心，長度為L的八角型上 ；如（圖六）。 　由於此X架構放置器的線長是曼哈頓架構的倍，會對效能等造成影響。因此，我們將B可 放置的八角型面積縮小成跟曼哈頓架構的菱形一樣大，如（圖七），來減少放置的總線長 ，進而改善晶片效能。 結論 　X架構是第一套大量運用斜角互連線路的量產型設計技術，能降低晶片內部20％的互連 或佈線資源，並減少30％的貫孔數量。在過去20年來，晶片設計一直採用業界標準的「曼 哈頓」架構，其名稱來自它像城市街道網絡般的直角互連線路。X架構將原本曼哈頓架構 上第四及第五金屬電路層上的互連線路旋轉45度。新架構在1至3層上仍舊延用曼哈頓型式 ，故在單元庫（cell libraries）、記憶體單元、編譯器、以及IP核心等方面依然保持和 現有技術之間的相容性。相信在EDA軟體跟製程廠相互配合下，X架構必定能大大改善晶片 的效能、功耗及成本。 （作者陳少傑為台大電子工程學研究所/台大系統晶片中心研發教授，何宗易為研究生。）（本文由零組件雜誌提供） 參考資料： [1] X initiative: http://www.xinitiative.org/wt/home_flash.php [2] S. Teig, ``The X Architecture: not your father''s diagonal wiring,'''' Proc. SLIP, pp. 33-37, Apr., 2002. [3] C. K. Koh and P. H. Madden, ``Manhattan or Non-Manhattan? A Study of Alternative VLSI Routing Architectures ,'''' Proc. GLSVLSI, pp. 47-52, 2000. [4] B. Choi, C. Chiang, J. Kawa, and M. Sarrafzadeh, ``Routing Resources Consumption on M-arch and X-arch,'''' Proc. ISCAS, 2004. (圖文) http://tinyurl.com/dh7hs --

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