作者chinesex88 (Haruka)
看板NTHU_Course
標題[心得] 林永隆 邏輯設計
時間Sat Jun 22 03:05:53 2019
課名：邏輯設計
科號：EECS101001
老師：林永隆
課本：William Dally and R. Curtis Harting, "Digital Design -- A System Approach,
Cambridge University Press, International Edition (2013)
課別：積體電路設計學分學程 、資工系必修
學分：3
涼度：★★★★(滿分五分，空心代表半分!請自行增減!)
甜度：★★★★★
建議先修課程：高中數學
課程內容\簡介：
學習設計實用數位電路系統之技能，並用verilog實作。
上課方式：
板書+PDF(會上傳至ilms)方式上課，上課會錄影，翹課也可以到老師的youtube頻道看影片
也不會點名，可以在宿舍用1.5倍速高效學習此課程。
老師上課不會教你verilog需要自我學習。
給分：
Lab(verilog作業，助教會提供testbench)共五次分別佔7%,7%,12%,12%,12%
期中考兩次共30%
期末上機考20%
期末心得5%
共105分
考試作業型態：
每次lab評分分成code、demo、report三部分，
code是你程式正確性，
demo有到就滿分，
report有點像是寫使用手冊的感覺，要讓別人看得懂你的code，對程式做解釋
三個部份的配分比例沒有公開，不過code佔分很高。
此外抄襲一律零分，繳交的檔名必須符合格式否則0分，遲交0分
每次lab大概一兩個晚上就能搞定。
期中考為手寫筆試，可以攜帶一張A4大抄(手寫)，助教會提供考古題，
考題大致上跟考古很接近。
期末上機可以攜帶一張A4大抄(可影印)，
基本上題目就是某次的lab然後些許變化。
老師的喜好、個性：
老師人很好，第一次lab很多人繳交檔案不符合格式，
老師還跟助教說這次就算了下次再開始算0分呢。
給加簽嗎?
給
補充：算一門好好交作業就能過且拿高分的課。
作業循序漸進讓你體會數位電路的美。
總成績/班上排名：97.09
成績:
成績分布：
↓每組人數
A+ % ( )
A % ( )
A- % ( )
B+ % ( )
B % ( )
B- % ( )
C+ % ( )
C % ( )
C- % ( )
D以下 % ( )
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※ 編輯: chinesex88 (218.173.155.165 臺灣), 06/22/2019 03:16:48
1F：推 yang20913 : 牛B！06/22 12:47
2F：推 LaAc : 有那麼涼嗎？06/22 13:53
我一週大概花3-6小時（有作業時）在這門課上，然後基本上沒去上課，我覺得還算挺涼的?
※ 編輯: chinesex88 (27.247.141.171 臺灣), 06/22/2019 16:24:41
※ 編輯: chinesex88 (27.247.141.171 臺灣), 06/22/2019 16:26:02
3F：推 nhpss930042 : 我覺得還滿吃對verilog的理解的，如果你verilog不06/23 13:17
4F：→ nhpss930042 : 熟可能會花比較多的時間06/23 13:17
5F：→ nhpss930042 : 他上的東西其實不會太難，但我常常被verilog搞死= =06/23 13:17
※ 編輯: chinesex88 (218.173.155.165 臺灣), 06/23/2019 14:00:58
6F：推 Apache : 邏輯設計不就是教verilog的課嗎 06/23 15:39
7F：→ LaAc : 黃元豪只教不考 06/23 15:55
8F：推 nhpss930042 : 回a大，他上課對於code的語法很少會解釋，比較多是 06/24 04:31
9F：→ nhpss930042 : 在觀念，所以我常常是被語法搞死，觀念倒是沒什麼 06/24 04:31
10F：→ nhpss930042 : 問題 06/24 04:31
11F：推 jokerljay : DD的lab建議是開個讀書會一起搞懂語法，效率會高很 07/04 10:41
12F：→ jokerljay : 多，verilog我覺得最可怕的是莫名的time violation 07/04 10:41
13F：→ jokerljay : 會讓lab跟期末考爆炸QQ 07/04 10:41