※ [本文轉錄自 NTU 看板] 作者: niu0220 (niu) 看板: NTU 標題: [學術]台大soc中心積體電路之正規驗證 -黃鐘揚教授授課 時間: Wed Sep 5 10:21:56 2007 國立台灣大學系統晶片中心 SOC 人才培訓專業講座 課程名稱：積體電路之正規驗證 (VLSI Formal Verification) 課程日期： 2007年9月14日（星期五） 9:00 AM -- 4:30PM 課程地點：國立台灣大學 博理館 114室 (台北市羅斯福路四段一號) 主 講 人：黃鐘揚 教授 現職：國立台灣大學電子所教授 學歷：美國加州大學聖塔芭芭拉分校電機資訊博士 經歷：Sr. RD Manager, Verplex/Cadence Design Systems 專長：SoC電路設計驗證．電路設計自動化及最佳化．可驗證性電路設計． Constraint Satisfication問題 曾獲：台大95年度教學傑出獎 課程說明： This course is targeted at the researchers and engineers who are working in the VLSI design verification area. We will first go through different options of design verification, and then go deep into the core techniques behind these methodologies. State-of-the-art formal verification algorithms will be covered, and at the end we will review the verification tools and market in order to discuss the future trends for the verification research and development. 課程大綱： 1. What is design verification? 2. What is formal verification? 3. BDD-based formal verification 4. SAT-based formal verification 5. Abstraction and refinement 6. Formal verification techniques in EDA tools 建議參加對象： (1)從事EDA相關領域之工程師及研究人員。 (2)對EDA領域有興趣之在校學生。 (3)從事積體電路設計相關工作之工程師及研究人員。 報 名 方 式：請由台大系統晶片中心網站http://soc.ee.ntu.edu.tw線上報名 報名截止日期：96年9月7日（星期五）前 費 用 ：NT$5,000 (含講義、午餐、茶點) 【台大系統晶片中心之合作會員廠商，可享有二個人次免費】 【在學學生優惠每位NT$1800（限本人，請攜在學證件備查）】 註：若於上課日前繳費未完成不予受理；報名者如不克如期參加，可指派其他人選參加， 並請事前通知主辦單位；若因不可預期之突發因素，主辦單位保留課程更改之權利。 聯絡方式 : 國立台灣大學系統晶片中心, 台大博理館311室, 吳小姐 Tel: (02)3366-3531, Email: [email protected] --

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