作者ErnestK (紀律)
看板ICDESIGN
標題Re: 請問delay要如何模擬~還有.fsdb[怎嚜看?
時間Wed Jan 4 01:02:05 2006
把testbench裡面 Half cycle的值調一下
如果成功會出現verification passed的訊息
失敗的話會出現verification failed的訊息，再把half cycle加大
成功的話再去跑波形
應該就不會有xxx出現了
(除了最前面一段以外)
然後改一下signal value radix and signal value notation(ppt最後一頁)
就可以很方便的看到輸入輸出值了
※ 引述《Sharon9 (加 油)》之銘言：
: 如題
: 弄到剛剛總算把波形run出來了
: 不過打開後要怎嚜看呢?我只看到ㄧ堆標記xxx的波形
: (怎比awave&開的波形難懂好多阿@~@)
: 還有~delay該怎嚜模擬呢?
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