作者a49125143 (bring to my life)
看板Electronics
標題[問題] 通道trap hold對VT影響
時間Sat Dec 21 08:41:40 2024
請問一下假設因為材料特性dangling bond表面trap hold
假設在增加NO treatment時
為什麼PMOS VT high
NMOS VT low
https://i.imgur.com/uwQPDU2.jpeg
--
※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 223.141.222.219 (臺灣)
※ 文章網址: https://webptt.com/m.aspx?n=bbs/Electronics/M.1734741702.A.4FE.html