作者beginner0602 (A'N'D小宇宙)
看板Electronics
標題[問題] Layout多電壓源問題請教
時間Sat Jan 21 10:10:39 2023
各位高手前輩們好
想請教幾個問題如下
1.
Layout電路有3個電壓源分別為3.3V/-3.3V/1.8V
想請教會建議把-3.3V還是0V用DNW圍起來比較好，還是沒有差別
目前把-3.3V圍DNW(使用較少)，這樣PMOS的NW外圈圍的guardring是0V，防止寄生路徑的
效果會比較差嗎？
2.
如果訊號可能超過正負3.3，那DNW的間距取DRC最小距離會不會有還是latch up的風險
感謝！
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1F：→ samm3320: 你操作沒超過工廠的約定範圍照drc 不會出事吧 01/21 10:33
2F：→ a86692472: 請參考fab文件，看NW-SUB and DNW-SUB 的電壓操作範圍 01/21 14:21
3F：→ a86692472: 未看先猜是3.3V，然後RA給1.1*VDD 01/21 14:21
4F：→ a86692472: 所以就你目前提供的資訊，結論就是你先接0V 01/21 14:21
5F：→ a86692472: 然後，討論PMOS的NW和寄生路徑， 01/21 14:30
6F：→ a86692472: 建議畫個cross section 來討論，有點抓不到你的問題 01/21 14:30
7F：→ a86692472: 2. 大電壓夾插的確更容易trigger latchup 01/21 14:35
8F：→ a86692472: 你的確可以用拉開距離降低風險， 01/21 14:35
9F：→ a86692472: 或是適當地增加保護電路 01/21 14:35
10F：→ samm3320: 超過了你需要下key才知道 01/21 15:07
11F：→ samm3320: 或是廠願意跟你透露更多實驗數據 01/21 15:08
12F：→ beginner0602: 感謝解答！第一個問題主要是P-sub的電位選用0v或-3. 01/21 16:02
13F：→ beginner0602: 3v對於PMOS間的防護能力會有差異嗎？ 01/21 16:02
14F：推 andyping: 通常dnw距離較大 lup rule怕違反 有可能是poly根數問題 01/21 17:40
15F：→ andyping: 或是沒有在適當距離圍guardring 01/21 17:40
16F：→ linda1518b: Psub如果0V,但NW接-3.3，這顆Parasitic diode就導通啦 03/11 15:24
17F：→ linda1518b: ；但Psub如果接最負，就可以避免parasitic diode很容 03/11 15:24
18F：→ linda1518b: 易被turn on 03/11 15:24