作者qeagle ()
看板Electronics
標題[問題] 在DECODING 01時若非同步如何校正時間一長的誤差?
時間Mon Feb 18 23:54:03 2019
想請問,現在有一送01的資料串的數位訊號,但發送端並無CLK,所以用非同步來解碼
因為兩端CLOCK一定不一致,時間長了整個BIT的時脈可能就變了
一般如何做校正呢?
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1F：→ smartbit: 你這個問題無法簡單地回答，花一點時間自己去Google做功 02/19 00:38
2F：→ smartbit: 課 02/19 00:38
3F：→ smartbit: 而且你的命題假設太少了 02/19 00:39
4F：→ smartbit: Google clock recovery or asynchronous receiver timin 02/19 00:41
5F：→ smartbit: g 02/19 00:41
6F：推 wildwolf: clock and data recovery (CDR) circuit 02/19 04:49
7F：→ wildwolf: bit rate, modulation, UART, FSK 02/19 08:29
8F：→ wildwolf: 上面這些關鍵字先大致了解一下，再描述你的問題清楚一些 02/19 08:29
9F：→ mmonkeyboyy: async circuit念一念吧.... 02/19 08:36