作者tonyaids0705 (Leave me alone)
看板Electronics
標題[問題] NCverilog 如何節省 run time
時間Sun Jan 20 15:59:11 2019
我現在 simulation 有很多個 Pattern 需要做測試，然後每個Pattern大致上分成兩個 Step.
(每個 Pattern不一樣的地方在 Step 2)
Step 1 : Wait Power on & Wait system ready.
Step 2 : Testing Pattern.
不知道有沒有辦法先把Step 1 先跑完一遍simulation之後存成一個檔案(?)，讓電路當下的狀態都存起來。
接下來只要準備不同Pattern Step 2 即可，之後simulation 可以直接省下Step 1的時間。
Ex :
read step 1 file -> V1 step 2 testing Pattern.
read step 1 file -> V2 step 2 testing Pattern.
read step 1 file -> V3 step 2 testing Pattern.
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1F：推 hank821017: step1完成時先存snapshot，然後才load pattern 01/20 23:59
2F：→ hank821017: 然後重複 {更新pattern, restart snapshot} 01/21 00:00
3F：→ hank821017: ncsim的話好像指令就是save跟restart的樣子 01/21 00:00