作者profyang (prof)
看板Electronics
標題[問題] hspice時域波形寫法請教
時間Sat Jan 5 18:42:47 2019
現在我有兩種時域波形A和B
時間都是從0~1ns 我有的就是這段時間它們的波形值(例如有100個數據點)
我希望用2個波形的數據寫出一個subckt
讓它input是從0V變成1V的時候(我的input是數位訊號很單純 只會有0V或1V)
output就是從我數據中的0ns開始送A波形送到1ns
(但這時transient模擬的時間應該不會就是0ns 可能已經跑到例如3ns了)
數據中送到超過1ns以後就維持1ns的值
input從1V變成0V就去使用B波形 也是從數據中的0ns開始送起 送到1ns之後維持
我想過可以用PWL把我的時域波形數據各弄成一個電壓源
但是它會是從transient一開始就從0ns開始送我給的數據
例如當我input從0V變成1V 這時真的要output波形A的時候
它transient模擬早就不知道跑到幾ns去了
但我這時希望A波形從數據中的0ns送起
所以不知道有沒有辦法把這時那個電壓源的時間減回去之類的?先謝謝各位大大了!
--
※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 114.37.162.243
※ 文章網址: https://webptt.com/m.aspx?n=bbs/Electronics/M.1546684975.A.6CD.html
※ 編輯: profyang (114.37.162.243), 01/05/2019 18:46:08
※ profyang:轉錄至看板 comm_and_RF 01/05 18:47
1F：推 mmonkeyboyy: VerilogA 寫一個就好了 01/05 18:59
2F：→ profyang: 感謝 沒什麼用過Verilog 來看看能不能做到 01/05 19:50
3F：推 hsucheng: pwl不是可以指定開始時間嗎 01/05 21:50
開始時間不用是0ns
但是input信號有可能有好多個0V-1V或1V-0V的變動
要看使用這subckt的使用者怎麼定這bit pattern
我難道有辦法設定pwl開始時間是個變數
然後每次使用者input 0V-1V或1V-0V變動的時候我這subckt就可以偵測出來
然後實時去改動我voltage source中pwl開始時間嗎?
就算可以那我下一次0V-1V的時候呢?要新弄一個voltage source出來?總共要幾個?
那使用者還沒給input我也不會先知道他有幾次0V-1V或1V-0V的變動呀!
4F：推 mmonkeyboyy: 是VerilogA or VerilogAMS 不是Verilog XD 01/05 22:50
https://zh.wikipedia.org/wiki/Verilog-A 這個嗎?
正在看 但之前完全沒接觸過很不熟
能不能麻煩m大簡單稍微提一些關鍵字?
例如我可能需要使用他的array功能輸入波形資料之類的
然後可能會需要if else判斷式之類的?謝謝了!
※ 編輯: profyang (36.226.157.138), 01/06/2019 14:40:29
5F：→ mmonkeyboyy: 你就要先建個模型 在 spice中叫進這個模型 裡面就 01/06 15:03
6F：→ mmonkeyboyy: 寫程式而已 就現代模擬來說 這個技能算重要 01/06 15:04
8F：→ mmonkeyboyy: 請不要用迷版SPICE...不一定支援啊~ 01/06 15:06
OK 謝謝m大
※ 編輯: profyang (36.226.157.138), 01/06/2019 19:02:10