作者a1010223 (和煦人也)
看板Electronics
標題[問題] clock轉換
時間Thu Sep 20 17:39:01 2018
各位版友好，有一個問題想請教，還請不吝指點
現在我有一個625MHz的clock 週期1.6ns
然後這clock有8種phase，也就是每個的delay=200ps
那我有辦法用logic gate拼拼湊湊把這8個input轉成一個1,0各佔400ps的clock嗎
也就是輸出的clock週期是800ps，而且具有四種phase，每個phase間的delay一樣=200ps
總而言之200ps delay沒變，但是頻率=1.25GHz多了一倍
不知道logic gate要怎麼排列組合才能辦到這function
謝謝大家～
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1F：推 bakerly: 將兩個差90度的clock直接xor起來可以得到一個2倍的clk，8 09/20 21:09
2F：→ bakerly: 個相位總共可以產4個兩倍頻的clk。 09/20 21:09
3F：推 blacktea5: Shift register 4個phase然後做邏輯？ 09/20 21:57
4F：推 smartbit: Search Y2002 paper: chulwoo kim and dll 09/21 12:43