作者rondoss (好好籃球員)
看板Electronics
標題[問題] hspice的移位暫存器電路
時間Wed May 30 01:11:26 2018
小弟是最近才接觸程式電路，最近我遇到移位暫存器的問題，請各位大大花寶貴的時間幫小弟我解決電路的問題，電路圖如下
*shift Register
.option list node post
.protect
.lib 'l35uhv12v.lib' l35uhv33v_tt
.unprotect
.op
.global Vdd Vss
.Model mp pmos
.Model mn nmos
Vdd Vdd 0 3.0
Vss Vss 0 0
Vin in 0 pwl(0,0v 0.2u,0v 0.2001u,5v 0.3u,5v 0.3001u,0)
Vclk clk 0 pulse(0 0.9 0 0 0 0.05u 0.1u)
.subckt inv vin vout
mp1 vout vin Vdd Vdd mp W=5u L=1u
mn1 vout vin Vss Vss mn W=5u L=1u
.ends
xinv1 D1 Q1 inv
xinv2 Q1 D1 inv
xinv3 D2 Q2 inv
xinv4 Q2 D2 inv
xinv5 D3 Q3 inv
xinv6 Q3 D3 inv
xinv7 D4 Q4 inv
xinv8 Q4 D4 inv
xinv9 D5 Q5 inv
xinv10 Q5 D5 inv
xinv11 D6 Q6 inv
xinv12 Q6 D6 inv
xinvclk clk clkb inv
mn2 in clk D1 D1 mn W=3u L=1u
mn3 Q1 clkb D2 D2 mn W=3u L=1u
mn4 Q2 clk D3 D3 mn W=3u L=1u
mn5 Q3 clkb D4 D4 mn W=3u L=1u
mn6 Q4 clk D5 D5 mn W=3u L=1u
mn7 Q5 clkb D6 D6 mn W=3u L=1u
.Tran 1ns 10us
.end
副本站內信 求bug 跪求大大站內解答
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1F：推 mmonkeyboyy: 你的問題是啥? 05/30 01:53
2F：→ rondoss: 問題是輸出的圖形都怪怪 05/30 08:21
3F：→ rondoss: 但Q1的輸出是成功的反向波形 05/30 09:11
4F：→ rondoss: 之後Q2、Q3等等，波形都怪怪的 05/30 09:14
5F：推 mmonkeyboyy: 這可能 hold time violation吧 我隨便猜猜的 05/30 10:16
6F：→ samm3320: 你要不要先建一個dff搞定後再兜shift register 05/30 15:20
7F：→ soonlih: 為什麼in訊號是5V clk是0.9V而VDD是3V? 你用的 model本來 05/31 03:13
8F：→ soonlih: 就這樣嗎？ 05/31 03:13
9F：推 jeffych: 給樓上推 真有耐心 還會幫忙debug 05/31 10:16
10F：推 mmonkeyboyy: 真的推 有耐心真好XD 05/31 10:57
11F：→ rondoss: 給S大 可站念信嗎 05/31 11:43
12F：→ rondoss: 內 05/31 12:12
13F：推 samm3320: 兩個lat用nmos接起來是沒辦法對傳的吧 05/31 14:13
14F：推 soonlih: 我其實看不太懂你的電路想接什麼，我猜你是想做DFF? 但你 06/01 02:57
15F：→ soonlih: 接線好像是錯的? 而且transmission gate的N/PMOS好像也 06/01 02:59
16F：→ soonlih: 有問題，你看一下你的電路圖在決定接什麼吧。另外body應 06/01 03:00
17F：→ soonlih: 該也接錯了 06/01 03:00
19F：→ rondoss: 對 就是s大的圖 就是clk為1導通 為0不通 06/01 09:23
20F：→ rondoss: 我是想說用nmos為控制開關 作6-gate的sr電路 06/01 09:25
21F：→ soonlih: 但你的電路接法是錯的啊...你先按照電路圖去接出DFF吧 06/01 10:33
22F：→ rondoss: 是哪邊接錯呢 06/01 10:40
23F：→ soonlih: 1. 你的N/PMOS的body接錯,分別還是要接VSS VDD 06/01 11:07
24F：→ soonlih: 2. Latch的inv之間還是有一個開關,你的電路好像沒有接 06/01 11:08
25F：→ soonlih: 不過我沒試過這種接法的dff,所以做出來應該還是要看波型 06/01 11:09
26F：→ soonlih: 3. 你的in跟clk很怪,讓訊號都吃到VDD吧 06/01 11:11
27F：→ soonlih: 4. 額外小建議,netlist和testbench分開寫 06/01 11:12
28F：→ samm3320: 你這種接法也沒辦法實現SRLAT吧，而且你要做shift regis 06/01 12:37
29F：→ samm3320: ter需要dff不是srlat 06/01 12:37
30F：→ zxc44560: 換個dff應該就可以做出來了 06/01 14:16
31F：→ rondoss: 所以要作出shift register 是用dff組成的嗎 06/01 15:35
32F：推 samm3320: 你可以參考shift register的wiki 06/01 16:06
33F：→ soonlih: 同樓上，除非你做Dynamic type但我想你先把typical做完吧 06/01 16:41