作者rockboy0831x (牛肉堡套餐)
看板Electronics
標題[請益] Capacitorless LDO
時間Tue Apr 17 09:05:40 2018
各位前輩大神們好
小弟參照了一篇FVF LDO做練習，下圖為架構圖
標記點為打斷迴路的位置
https://imgur.com/EI2tID2
在確認所有電晶體都操作在saturation region下
發現bode plot如下圖
https://imgur.com/ucmzSp0
DC Gain非常的小且相位圖不太正常
請問大大們這可能是什麼原因造成的
謝謝!!!
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1F：推 cebelas: 想請問一下 你要看那個loop為什麼不是斷在high impedance 04/17 13:38
2F：→ cebelas: VEA那點呢? 04/17 13:38
3F：推 kk123: 斷 M3 的 gate 04/17 13:43
4F：→ kk123: 這只有固定一種Vout 啊…真是有趣 04/17 13:45
5F：→ rockboy0831x: 我是想說VMIR與VOUT是由M7、M8 buffer bridge接起 04/17 14:40
6F：→ rockboy0831x: 所以斷在VMIR可以類似VOUT回到VOUT的LOOP GAIN 04/17 14:41
7F：→ rockboy0831x: 回k大，這電路設計時有三個LOOP，M2 M3各一個 04/17 14:46
8F：→ rockboy0831x: FVF Stage那邊自己有一個，可是我EA這邊就搞不定QQ 04/17 14:47
9F：推 cebelas: 三個Loop中EA鎖Vref那點 你要斷在VEA那邊吧 04/18 11:30
10F：推 cebelas: 這樣你才能夠同時看到DDA Vref,vout那兩個Loop 從EA 去 04/18 11:33
11F：→ cebelas: 控制FVF source端以及到Vout端 04/18 11:33
12F：→ cebelas: 不然你等於是斷在一個low impedance node 04/18 11:34
13F：→ cebelas: 這架構好神奇 是IPEL做的嗎？ 香港科大他們？ 04/18 11:35
14F：推 Baneling: 有原文嗎? 04/18 23:40
15F：→ Baneling: 跑模擬也不能直接打斷吧 hspice有lstb的指令可以用呀 04/18 23:41
16F：推 Baneling: 舊一點的斷法也是加電感電容吧... 04/18 23:47
17F：→ rockboy0831x: 我是加入大電感跟大電容斷的沒錯 04/19 01:01
18F：→ rockboy0831x: 感謝大大們回應，做出來了 04/19 12:00