作者eamansf96xs (草爺)
看板Electronics
標題[問題] design compiler
時間Mon Apr 16 17:05:12 2018
想請問一個問題 dc合成完 slack是大於0的 但是跑ncverilog. 有把sdf資訊加進去
會說有timing violation 問題
warning timing violation
$setuphold.<setup>.........
之後有改到它只顯示holdtime問題
加了 set fix hold
馬上又跑出setup問題
可是最後測試結果都pass
我是做cic題目 所有sdc 都是他給的
請問是什麼問題？
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※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 101.8.167.227
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1F：推 tkhan: 沒跑pt 04/16 17:16
※ 編輯: eamansf96xs (101.8.167.227), 04/16/2018 19:18:24
2F：→ eamansf96xs: pt? 04/16 19:20
3F：→ eamansf96xs: pt是後端的東西吧 dc setuptime有問題不是要先解決 04/16 20:07
4F：→ eamansf96xs: 嗎？ 04/16 20:07
5F：推 tentimes: STA跑一下啊 04/17 11:25
6F：推 mmonkeyboyy: X! 又要隔空抓藥了 囧> 我猜是margin不同 04/17 12:12
7F：→ mmonkeyboyy: 因為你dc在做時沒有delay加進去 所以它就default 04/17 12:15
8F：→ mmonkeyboyy: 等你加了準一點的sdf就出錯 很正常 04/17 12:15
9F：→ mmonkeyboyy: 你改了holdtime出setuptime很正常也很好 04/17 12:15
10F：→ mmonkeyboyy: 代表你holdtime改錯了 或是 你再改一下setuptime 04/17 12:16
11F：→ mmonkeyboyy: 就好 當然後者是很好的結果其實 這個容易 04/17 12:16
12F：→ mmonkeyboyy: cic就一定對嗎 Q_Q 04/17 12:17
13F：→ mmonkeyboyy: 這樣也能跑PT沒錯 PT之前我跟著做的單位都是每個 04/17 12:18
14F：→ mmonkeyboyy: 有關時間的結果都要去跑一次才能進下輪 04/17 12:18
15F：→ mmonkeyboyy: 就跑STA就可以了 至margin多少這算是經驗了 04/17 12:19
16F：→ mmonkeyboyy: 其實你問的這些 你老板應該都要會能教你才是 04/17 12:19
17F：→ eamansf96xs: 我們都只有同學間彼此討論@@ 感謝m大回覆 04/17 15:39
18F：→ eamansf96xs: 有個地方想問 dc跑完不是應該有所有的gate delay嗎？ 04/17 15:48
19F：→ eamansf96xs: 怎麼會說沒有delay. 還是我觀念錯了 04/17 15:48
20F：推 mmonkeyboyy: gaet delay其實是在你的某種v文件裡的XD 04/17 23:14
21F：→ mmonkeyboyy: 是應該要有 但你很有可能不是用那一種v文件去跑 04/17 23:15
22F：→ mmonkeyboyy: 但這東西可以用sdc裡的(忘了那個指令去加上估算) 04/17 23:15
23F：→ mmonkeyboyy: 我猜你的cic文件可能是這樣做 Q_Q 04/17 23:16
24F：→ mmonkeyboyy: 我說這是隔空抓藥 XD 04/17 23:16
25F：→ mmonkeyboyy: 這種東西還是去煩你老師為上 他應該要會的 04/17 23:16
26F：推 r901042004: 如果是早期的CIC競賽題目，sdc的設定有時候不能適用 04/18 08:06
27F：→ r901042004: 於新版的DC，試試看對照最新考古題的sdc設定，看看是 04/18 08:06
28F：→ r901042004: 哪一條constraint沒下到(或是多下) 04/18 08:06
29F：推 mmonkeyboyy: 應該是那條讀兩次v還什麼的那個 04/19 10:08