作者hinoapple (只是個男孩)
看板Electronics
標題[問題] 電路合成後模擬問題
時間Fri Jan 19 00:05:28 2018
小弟剛接觸合成這塊
合成時有timing violation的情況
https://i.imgur.com/F15fjFk.jpg
https://i.imgur.com/sIuzw1k.jpg
https://i.imgur.com/Ify3NLQ.jpg
合成前的波形是這樣
但合成後有unknown訊號
https://i.imgur.com/tmdm6mU.jpg
A友跟我說應該是hold time violation的問題
模擬上的限制導致無法出現實際的電路結果
因為前幾個訊號還有出來
所以要寫一段code丟到tb中或是用ncverilog的指令去解決unknown訊號
但合成出來的檔案應該沒有問題
B友是跟我說 應該是我電路上的設計就有問題
導致合成有錯誤的狀況
想請問版上大大的看法
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※ 編輯: hinoapple (111.83.126.246), 01/19/2018 00:05:45
1F：→ mmonkeyboyy: 要交作業了是嗎....01/19 00:19
2F：→ mmonkeyboyy: pwm.....理論上 這種東西不會有holld time 問題01/19 00:20
3F：→ mmonkeyboyy: 除非你那兩個之間長到嚇死人 但也很難01/19 00:22
※ 編輯: hinoapple (111.83.126.246), 01/19/2018 00:23:14
4F：→ mmonkeyboyy: 你把 signal +delay 去掉 path delay01/19 00:23
5F：→ mmonkeyboyy: 這樣就可以知道1想法是不是成立01/19 00:23
6F：→ mmonkeyboyy: 合成後unknown去看clock 如果你signal沒送錯的話01/19 00:24
7F：→ hsucheng: 我猜是behavior跟postroute的period沒改01/19 01:13
8F：推 mmonkeyboyy: 樓上是這樣的情況沒錯01/19 01:16
9F：→ mmonkeyboyy: 應該說這個方向猜想沒錯 不過真的是問神了XD01/19 01:17
※ 編輯: hinoapple (111.83.126.246), 01/19/2018 02:05:55