作者RobertH (R先生)
看板Electronics
標題[請益] 邏輯設計真值表
時間Thu Jan 18 18:33:54 2018
大家好，小弟最近在複習邏輯設計，
再看正反器這邊時，增值表中有
現在狀態Qn 和下一個狀態Qn+1，
想請問真值表中的Qn+1是怎麼來的？
有點忘記了，麻煩各位大大解答
感謝
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1F：推 richard0800: 根據正反器輸入訊號決定 01/18 20:22
2F：→ RobertH: 可是正反器的輸入訊號相同為什麼下個狀態會有兩種情況？ 01/18 20:32
3F：→ dennisgychen: 時脈啊 01/18 20:56
4F：推 andymust: 看CLK是負緣或正緣觸發決定 01/18 20:57
5F：推 bakerly: 我猜你看到的是T型正反器，他的行為就是T為1時qn+1=~qn。 01/18 21:39
6F：→ bakerly: 為什麼去google一下它的結構推一下就知道了。 01/18 21:39
7F：→ RobertH: 像是這張表的最右邊，該如何得知？謝謝 01/18 22:20
9F：推 bakerly: 簡單講，set為0，reset為1時不管當t輸出為何，下一t輸出 01/18 22:31
10F：→ bakerly: 均為0，set為1，reset為0時下一t輸出均為1 ，輸入均為1時 01/18 22:31
11F：→ bakerly: 下一t輸出不變，輸入均為0為不合法的輸入。 01/18 22:31
12F：→ bakerly: 這個真值表在告訴你這電路的行為，不是讓你來推qn+1是什 01/18 22:38
13F：→ bakerly: 麼，要推qn+1是要拿電路來分析，當你把電路分析完你就會 01/18 22:38
14F：→ bakerly: 寫出這張真值表，你方向弄反了。 01/18 22:38
15F：→ bakerly: 還有，你這張真值表怪怪的，not allow和hold和一般常見的 01/18 22:48
16F：→ bakerly: 是反的。 01/18 22:48
17F：→ RobertH: 謝謝樓上的大大 01/18 23:40
18F：→ nova06091: nand SR latch的輸入是active low所以SR=00跟11的部分 01/20 15:27
19F：→ nova06091: 沒錯，有錯的是01的下個狀態是1(set),10的下個狀態是0( 01/20 15:27
20F：→ nova06091: reset) 01/20 15:27