作者LockingWei (維)
看板Electronics
標題[問題] Mixed Signal EDA cloud LVS
時間Wed Nov 8 23:03:39 2017
各位前輩
小弟在近期跑混訊Design flow遇到有點障礙
在使用SOCE呼叫Hard macro lef後 同時也執行數位擺放繞線
驗證後也沒有問題才轉出gds
而在LVS時我這個apr完的gds應該要跟哪個netlist做compare
之前一直用RTL合出來的GateLevel做compare
但才想到apr有做optimize 跟 CTS
想請問各路前輩我應該拿哪一個netlist做LVS
--
※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 223.136.244.239
※ 文章網址: https://webptt.com/m.aspx?n=bbs/Electronics/M.1510153422.A.3B4.html
1F：推 ptta: 先跑formal check,確定post apr 沒改到你的功能 11/09 07:27
2F：→ ptta: 然後拿post Apr(soce)產生的layout , netlist做LVS 11/09 07:28
3F：→ LockingWei: 謝謝p大回覆 所以是說soce後產生的gds會跟也是soce 11/09 08:51
4F：→ LockingWei: 產生的netlist做比較嗎 11/09 08:51
5F：推 ptta: 4的。不然塞了一堆clk buffer，跟原來netlist比，一定過不了 11/09 13:17
6F：→ LockingWei: 謝謝p大 最後再問一下 netlist是直接從SOCE 裡面tool 11/09 13:25
7F：→ LockingWei: 可以轉出netlist嗎？前面p大提到的 formal check也是 11/09 13:25
8F：→ LockingWei: 在SOCE裡面可以做到嗎？ 11/09 13:25