作者fcuk9981 (加價不加蛋)
看板Electronics
標題[問題] 下線後碰到hold time violation?
時間Sat May 6 13:57:02 2017
如題 最近面試被問到的題目
在學校課程中從來沒遇過hold time violation更不
知道下線後遇到的話該怎麼辦
想請問解決方法? 謝謝了
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1F：推 Leadgen: 沒跑軟體嗎? 05/06 14:36
2F：→ hsnuyi: 這是基礎知識 讀ICS組不可能沒教 05/06 15:45
3F：→ fcuk9981: 真的不會 研究不是做電路的 可以請教嗎? 05/06 16:18
4F：推 hsucheng: 無解，降clk 05/06 17:23
5F：→ FTICR: 真的不會 google總會吧? 05/06 17:35
6F：→ hsnuyi: 降clk無法解hold time 只能解setup time 05/06 18:01
7F：→ hsnuyi: 下線後遇到 只能從dummy (backup) cell reroute 如果有設 05/06 18:05
8F：→ hsnuyi: 計的話 不然就回家吃自己了 05/06 18:05
9F：推 kameng: 調 voltage有沒有可能? 05/06 23:16
10F：推 susuper: 不改cell 只能eco就從data跟clock下手 讓後級的clock與前 05/07 01:00
11F：→ susuper: 級的data傳遞方向相反 爭取hold time 05/07 01:00
12F：→ chenming: 做FIB,不然無解吧 05/07 07:55
13F：→ chenming: 在學校因為hold time violation重tapeout的還看到不少 05/07 07:56
14F：→ chenming: 說 05/07 07:56
15F：推 Battie: 先降電壓看看 05/07 10:06
16F：推 Baneling: 加溫也是種方法... 05/07 13:21
17F：推 mmonkeyboyy: 第一個 先跟大家認錯 先去一邊面壁思過先 05/07 19:28
18F：→ mmonkeyboyy: 然後解法 一定不是降clock h版友你要重念vlsi了 05/07 19:29
19F：→ mmonkeyboyy: HOLD是因為訊號太快造成的 所以有兩種思考 降訊號 05/07 19:30
20F：→ mmonkeyboyy: DFF-DFF之間的速度 或是 clock加速讓DELAY讓兩個DFF 05/07 19:30
21F：→ mmonkeyboyy: 之間的差減少來達到消除 hold violation的效果 05/07 19:31
22F：→ mmonkeyboyy: 實務上做法也分為這兩種 就是從訊號那端或是clock 05/07 19:33
23F：→ mmonkeyboyy: 當然clock下手是很難的 但也不是沒有辦法 05/07 19:34
24F：→ mmonkeyboyy: 實務上多從訊號先 就是降vdd 增body bias 點增溫 05/07 19:34
25F：→ mmonkeyboyy: 這些推文中的方法都是有點效 (是有點而已) 05/07 19:35
26F：→ mmonkeyboyy: 如果有eco是最好的 沒有就... 還有增電容 metal下手 05/07 19:36
27F：→ mmonkeyboyy: clock就是如同上面推文 反clock最常見 還有一些招 05/07 19:36
28F：→ mmonkeyboyy: 就是公司機密了 某不生產ic的design house有很多解 05/07 19:37
29F：→ mmonkeyboyy: 法都是機密 但都蠻簡單但能用 就是從從基本原理來 05/07 19:38
30F：→ mmonkeyboyy: 最後 做完上述這些事 先去夾著找你老板哭說你錯 05/07 19:38
31F：→ mmonkeyboyy: 了才是正解 下線前沒做這個和eco就是找死 05/07 19:39
32F：→ mmonkeyboyy: 如果你有發現什麼有用的解法麻煩告訴我 我們可以去 05/07 19:40
33F：→ mmonkeyboyy: 申請專利XD 目前高手解這個都是從 clock &物理性下 05/07 19:41
34F：→ mmonkeyboyy: 手 因為這兩種算是比較還沒被人開發昀部份 05/07 19:41
35F：推 mmonkeyboyy: 加壓clock也是種方法 沒什麼用就是了 因為 CDN問題 05/07 19:50
36F：→ jason61206: m大...你說得有點難懂... 05/29 20:39