作者susuper (蘇舒跑)
看板Electronics
標題Re: [問題] LDO中pass transistor的工作區
時間Sat Sep 17 21:22:03 2016
本身實力可能也還不夠
想說可以一起討論
個人認為一般來說 是建議設計在SAT Region，
畢竟SAT確保你的第二級有足夠的Gain而且由於你的Vout與Vin幾乎無關，
所以無論DC之Line甚至於低頻的PSRR都非常不錯
但是若是Wide Region之LDO(10uA to 100mA Up)，
甚至在高負載下也要維持在SAT範圍，
自然你的PMOS尺寸要非常的大，
以現實面考量你的IP尺寸光PMOS可以就被幹爆了
而且如果取這麼大的尺寸，
相信在輕載PMOS應該會進SUB Region，
但個人覺得進SUB基本上應該沒有影響。
但以現實面上我會直接確認規格上最低能接受的Vout 之電壓，
在Vgate幾乎打開為前提
Design其在最大抽載下，
只要我的VDS能維持在最低Spec規範即可(此未考慮EA之System Mis & Gain Error 偏移)
自然PMOS之尺寸能節省，但是其在大電流抽載下會跑到線性區，
且上面說的隨著Vin的變化對Vout的變化自然較大，看取捨，
而如果考慮穩定度，當然前提是您是
甚麼Type的LDO 有外掛CAP或是沒有。補償的方式自然不同。
這又是另外的考量
所以我是認為沒有一定說在SAT 好或是Tri 好。
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1F：推 wxes60711: 講解清楚 推一個 09/17 23:58
2F：→ obov: 負載電流變動範圍大的話 根本不可能保證他在哪區 09/18 02:34
3F：→ obov: 尤其是現在講求low power 沒用的時候希望全部0電流 09/18 02:35
4F：→ susuper: 是的 當PMOS的尺寸確定的話 在大範圍負載 操作區保證改 09/18 08:31
5F：→ susuper: 變 除非用sense loading 動態去改變PMOS之 等效 mutiple 09/18 08:32
6F：→ susuper: 值 這樣可能可以控制PMOS的操作區 09/18 08:32
7F：推 obov: 基本上真正的問題我認為大概就先進製程model準確性 09/19 04:55
8F：→ obov: 應該說在低電流sub區間 09/19 04:55
9F：→ obov: 如果成熟製程我想現在model都已經弄乾淨惹 穩定性又高 09/19 04:56
10F：→ susuper: 在sub區間不準確，應該是BSIM的Model的天性，現在一些大 09/19 12:41
11F：→ susuper: 的代工廠應該都有提供Charge Model(好像叫EKV) 提供選擇 09/19 12:42