各位先進晚安 小弟最近要趕晶片下線 焦頭爛額的同時 今天在合全電路時 跑LVS時 發現layout 讀出來的 port數為0 也就是說port全部認不到 我有確認過port是用label 打在相對應的金屬層上 也有去看過calibre.lvs這個檔案 因為爬過一些文 有說要去檢查一下 裡面有 TEXT DEPTH PRIMARY PORT DEPTH PRIMARY LVS CHECK PORT NAMES YES TEXT LAYER 40 ATTACH 40 metal1 PORT LAYER TEXT 40 TEXT LAYER 41 ATTACH 41 metal2 PORT LAYER TEXT 41 ...等等設定 感覺都沒問題 且重點是跑子電路可以 同樣的設定 同樣的calibre檔 同樣的code 全部的子電路都會笑 惟跑全電路就會認不到port 就算我全電路有接線接錯 (有檢查過了 覺得沒錯) 也不會全部port都認不到阿 請問有先進 前輩知道為什麼嗎? 先謝謝了~~~~~~ --

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