作者seth781500 (我不是牛排)
看板Electronics
標題請教一個晶片下線 LVS layout shorts的問題
時間Sat Aug 6 19:16:08 2016
大家好~小弟現在在cic下線，
但是做到打I/O PAD的LVS時，
卻發現 DIN_18 和 OU02_18在LVS的結果都有layout shorts的錯誤，
我是照學長說的，將每個I/O PAD的邊緣都放到最大，
他們之間剛好貼在一起，
但是卻有BUG，
最主要是不知道為什麼i/o pad 會有短路的錯誤，學長說兩個pad要貼在一起，
但是不能重疊，小弟我都放到最大是沒有空隙也沒重疊，
學長現在不在實驗室，沒人問QQ，所以ptt上來問
希望有好心人幫我一下~~
https://goo.gl/93LKXy 這是我出錯的照片是放在google相簿上
圖片 子電路1是中間電路做LVS的結果
圖 2和3 是LVS 結果 發現有 layout shorts 的情況
圖 4 是上方的I/O PAD排列的放大
圖 5 是右方的I/O PAD排列的放大
圖 6 是下方的I/O PAD排列的放大
圖 7 是左方的I/O PAD排列的放大
圖 8和9 是整個電路的sp檔
那我把其中一個有問題的PAD打開來看
圖13~25 是BL1 BLB1 它們之間的LAYOUT 是由上面一直拍到下面OUT的地方
學長說PAD之間應該是要緊密貼在一起，因為我把它們分開就會有DRC和
增加很多不同的LVS錯誤
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1F：→ seth781500: 在麻煩大家幫忙了 謝謝 08/06 19:22
2F：→ hsnuyi: ctrl+f一下... 這樣哪看的出來 至少展開一下吧 08/07 00:45
3F：推 neamen5566: 把pad layer 展開 不然真的是隔空抓藥 08/07 08:31
4F：→ ladice: 要把有問題的pad之間放大 這樣看不出來啦 08/07 09:02
※ 編輯: seth781500 (120.107.171.250), 08/07/2016 13:44:13
5F：→ seth781500: 圖10是BL和BLB的錯誤highlight 08/07 13:47
6F：→ seth781500: 圖11 12 是放大部分layout 08/07 13:49
7F：→ seth781500: 圖13~25是我把BL1 BLB1 從上面in一直照到下面out的地 08/07 14:07
8F：→ seth781500: 方。 08/07 14:07
9F：→ seth781500: 那LAYOUT SHORTS是IO PAD她們短路嗎? 08/07 14:10
10F：→ seth781500: 更正一下 圖10是BL1 BLB1的錯誤。 08/07 14:11
11F：→ seth781500: 再次感謝大家的幫忙 > < 08/07 14:12
※ 編輯: seth781500 (120.107.171.250), 08/07/2016 14:20:40
※ 編輯: seth781500 (120.107.171.250), 08/07/2016 20:18:42
12F：推 chienjr: 有些ESD pad的橫向連結是有一定的容忍度，特徵是那段空間 08/07 21:56
13F：→ chienjr: 完全沒有via，可以overlap而不會有drc error出現.. 08/07 21:56
14F：推 Baneling: pad之間要加feeder吧 08/07 22:38
15F：→ seth781500: 回chienjr大 請問你的意思是要把兩個io pad重疊嗎? 08/07 22:49
16F：→ seth781500: 回Baneling 我是有想過..不過學長的都沒加耶 不然我試 08/07 22:52
17F：→ seth781500: 試看 08/07 22:52
18F：→ seth781500: 回chienjr大 我這邊是沒有drc錯誤拉..只是照您的說法 08/07 23:01
19F：→ seth781500: 如果可以容忍，那為啥它會短路呢? 08/07 23:01
20F：→ seth781500: 加Feeder沒用耶= = 它還是短路 08/08 00:32
21F：→ Baneling: 你單跑pad的lvs有過嗎？ 08/08 01:40
22F：→ seth781500: 早上再來試 想睡了@@ 08/08 02:57
23F：→ seth781500: 我單跑PAD有錯 而且是相同的錯誤 請問一下我的排列方 08/08 11:12
24F：→ seth781500: 式有沒有錯阿? 08/08 11:13
25F：推 jamtu: 你PAD中間要加FEEDER啦 08/08 11:48
26F：→ jamtu: 你這樣兩個PAD黏在一起，你也沒辦法打線 08/08 11:48
27F：→ jamtu: 另外是你怎麼能確定PAD黏在一起的部分沒有信號？ 08/08 11:48
28F：→ jamtu: I mean, 可能你就是信號在M1, M2 short 08/08 11:49
29F：→ jamtu: 快下線了 不要貪那一點點面積 乖乖加FEEDER卡實在。 08/08 11:49
30F：推 ap4318: 其實使用手冊應該有寫，用align的就不會short 08/08 12:52
31F：→ seth781500: Align指的是pad要對齊嗎?我有對齊，可是就短路了.. 08/08 13:29
32F：→ Bug: 你的IO library哪裡來的?? 08/08 14:50
33F：→ Bug: 怎會有從bond pad進來的訊號跟隔壁相接的??? 08/08 14:51
34F：→ Bug: 只有power rail才會接相鄰的pad 08/08 14:52
35F：→ lovepy: bonding pad是自己加的嗎?? 08/08 15:06
36F：→ seth781500: 這個IO library是cic提供的，我就直接拿來用，都沒加 08/08 15:10
37F：→ seth781500: 何東西。 08/08 15:10
38F：→ seth781500: 還是有可能我抓錯library了? 08/08 15:11
39F：→ lovepy: 沒看到layout圖 是某個角落bonding pad有重疊的情況嗎?? 08/08 15:12
40F：→ seth781500: 聽說會有法律問題我先拿下來了，先放回去 08/08 15:26
41F：推 ap4318: 確實像bug大說的power rail用的metal才會相接，我自己的經 08/08 15:50
42F：→ ap4318: 驗是將power rail的metal用align對齊，我用的是35製程stc 08/08 15:50
43F：→ ap4318: library 08/08 15:50
44F：→ seth781500: 請問一下align是virtuoso的一種功能嗎? 08/08 23:45