作者qqq04737084 (qqq332)
看板Electronics
標題[請益] 數位電路動態耗電versus製程微縮
時間Wed Jul 13 23:07:11 2016
大家好,
如果僅考慮數位電路的動態耗電就好
已知數位電路的動態耗電為P=0.5*f*C*V^2;
那麼如果製程微縮了，比如從90nm -> 65 nm。
那麼數位電路的動態耗電可以打幾折? 前提是假設操作電壓V一樣好了，
僅考慮製成微縮對Standard cell內的寄生電容變小的效應。
那麼動態耗電是否會是乘上65/90這個scaling factor。
簡而言之，我想問的應該是製程微縮對寄生電容產生的影響?
不知道這樣估計是否有意義，還是各位有什麼想法?
謝謝各位。
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1F：推 Baneling: 這樣估計是有意義，但C計算很複雜... 新製程走線的coup 07/14 02:17
2F：→ Baneling: le值不見得變小 07/14 02:17
3F：推 cpyi: 超有意義 vlsi的書都會整理一個表 說明製程微縮的各項參數 07/14 09:40
4F：→ cpyi: 變化 07/14 09:40
5F：推 mmonkeyboyy: 愈小愈沒有意義 還不如去看VDD 快一點 07/15 06:25
6F：→ qqq04737084: 各位大大有點誤解我的意思了。 如果我只想估動態耗電 07/15 15:48
7F：→ qqq04737084: 隨製程的微縮比例，我應該怎麼估？是否有一套通則？ 07/15 15:48
8F：推 Baneling: 那我這樣問好了，你手邊有那些資料？製程檔？designkit 07/16 04:29
9F：→ Baneling: ? stdcell的資料文件？有資料就會有有資料的估法，沒資 07/16 04:29
10F：→ Baneling: 料就只能用沒資料的估法，不過後者結果可能意義不大 07/16 04:29
11F：推 mmonkeyboyy: 看電壓啊 07/17 07:40