作者koyin (GoGoGo)
看板Electronics
標題[問題] counter的hold time violation怎麼解?
時間Wed May 18 21:50:24 2016
各位前輩大家好，
小弟是初心者，現在遇到一個問題，試了很多寫法沒辦法解，
想請益一下，
目前在synthesis後gate level的模擬會跑出hold time violation的警告，
我只知道可以塞buffer讓Td增加就可以解，
但是計數器電路的buffer我不知道怎麼塞,
想請教各位前輩解惑一下，謝謝。
這是警告訊息:
Warning! Timing violation
$setuphold<hold>( negedge CKN &&& (flag == 1):
932871 PS, negedge D:932955 PS, 0.152 : 152 PS, 0.106 : 106 PS );
File: ./umc18_neg.v, line = 6843
Scope: TEST.RM.counter_reg_1_ Time: 932955 PS
這是我的計數器程式碼:
always @(negedge CLK)
begin
if (RESET==1'b1)
counter <= 6'b0;
else if (IN_VALID==1'b0)
counter <= 6'b0;
else
counter <= counter + 6'b1;
end
再麻煩各位前輩不盡指教><
謝謝
--
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1F：推 hsujerry: 手動在gate level RTL塞buffer看看? 或起初就用gate去兜 05/18 22:05
2F：推 hsujerry: 還是說testbench中的flag轉態跟CLK切齊? 那樣直接灌進去 05/18 22:11
3F：→ hsujerry: 似乎可能造成violation，太久沒碰了~ 05/18 22:14
4F：推 kyo547896321: synthesis用的script裡面可以加指令直接修hold time 05/18 22:56
5F：→ kyo547896321: 吧 05/18 22:56
6F：推 darky897: Counter裡面有hold time violation?好像不太可能 如果發 05/18 22:59
7F：→ darky897: 生應該只能增加clock cycle time了吧 05/18 22:59
8F：推 Baneling: hold time在前段處理意義不大.... 05/18 23:02
9F：→ MAXI: fix_hold 05/19 00:52
10F：→ hsnuyi: APR時才需要加buffer... 你這是設計問題 05/19 10:07
11F：→ hsnuyi: 再者你IN_VALID是enable signal吧? 為啥要這樣寫... 05/19 10:09
12F：推 impression: 改成posedge試試呢？ 05/19 11:23
13F：推 wait: IN_VAILD跟CKN 錯開 05/19 12:21
14F：→ koyin: 感謝各位幫忙，我找出原因了，我的data跟VALID都是負緣 05/19 15:30
15F：→ koyin: 把counter改正緣觸發就可以了>"""< 05/19 15:30
16F：推 ggyy940: always @(posedge CLK, RESET) 05/22 21:50