作者zmudd (Zmud)
看板Electronics
標題[問題] Verilog instance 是都要宣告成wire嗎?
時間Tue Sep 8 20:46:44 2015
請教Verilog instance connect是input/output都需要宣告成wire嗎?
Ex. module abc (a1, a2 , c)
input a1, a2;
output c;
wire a1, a2;
wire c;
adder xadder (
.a(a1),
.b(a2),
.c(c)
);
endmodule
//////////////////////////
module adder (a,b,c)
input a,b;
output c;
wire c =a+b;
endmodule
請問在module abc是a1, a2, c 只要是port 都要宣告成wire?
還是只要 input要自己宣告 wire?
output 自動是會變 wire? 可不宣告
請問哪樣才是正確的呢?
謝謝大家
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1F：→ lovepy: 都不用再wire一次 只寫input或output的話就自動是wire了 09/08 21:47
2F：推 pbzw: 不用 09/09 00:38
不好意思,如果是multi-bit 的也不用? 謝謝
※ 編輯: zmudd (60.251.198.231), 09/09/2015 10:34:42
3F：推 kyo547896321: multi-bit 依舊是in/output啊，一樣不用 09/09 19:18