作者coolderek29 (武幻風)
看板Electronics
標題[問題] SOC encounter 長完CTS以後的timing問題
時間Sat Jun 18 22:23:55 2011
小弟做synthesis的時候CLK可以跑到4.2ns 沒有timing violation
放慢用5.5ns去做CTS 一開始的floorplan utilization設0.7
但是做完CTS以後 setup time 跟 hold time 最佳化都修不到正的
density的使用設0.97 但是tool怎麼跑density大概都70%左右
想請問大概有什麼方法可以解決? 謝謝
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◆ From: 114.25.180.250
1F：→ ViewMoon:synthesis 本來就是樂觀估計的, 你應該要問 synthesis 06/18 23:31
2F：→ ViewMoon:要採用什麼悲觀的算法讓它能和 APR 的結果逼近吧... 06/18 23:31
3F：→ coolderek29:比較有趣的是之前用5.5去syn 結果vio差不多1ns 06/18 23:35
4F：→ coolderek29:放寬也沒賺回來... 06/18 23:35
5F：→ coolderek29:vio是指長玩CTS以後的 06/18 23:36
6F：推 Acme:想請教一下,為什麼density要設那麼高 ? 06/19 09:36
7F：→ coolderek29:可以插buffer的樣子 0.95預設 CIC工程師書我可以設97 06/19 18:28
8F：→ uxijgil:density高大概是為了省面積吧 06/20 02:05
9F：推 finalhaven:你可以把密度設低一點去跑跑看，你就會看到APR有很多 06/20 08:04
10F：→ finalhaven:空間浪費掉了 06/20 08:04
11F：推 Acme:了解,不過density設高,通常表示APR的schedule可能會delay很久 06/20 10:52
12F：→ Acme:曾參與過一個把density設很高的ic,後來APR嚴重delay, 06/20 10:54
13F：→ Acme:也參與過一個以schedule為最高考量的ic,所以try route後,就把 06/20 10:55
14F：→ Acme:die size放大,最後很快就tapeout...當然毛利就很難看^^ 06/20 10:56