※ 引述《JACKIEYOUNG (希希)》之銘言： : 請教一下各位高手 因為最近project的需要 要開始做CDR : 小弟查了許多資料~~ 只能說海裡撈針的感覺 @@ 我沒有做過相關電路的經驗 : 所以看了很多paper總覺得沒有幾篇兜得起來　我想是架構很多的關係~~ : 可以請有經驗的前輩指導一下嗎　我需要將個1Gp/s的串列信號解出clock出來 你的意思是說你要做資料是1G的CDR嗎? : 沒有clock reference的架構 現在CDR都是用沒有參考時脈的~因為資料都是01隨機的~所以CDR的PD跟FD和傳統PLL 的不同~CDR的FD和PD需要有偵測資料邊緣的能力 : 我看了一些東西　可是只看得懂PLL based的架構　 : 其他我也有看到DLL的　可是我不知道這其中有什麼差異　該用那一種 有DLL的不過我看大部分都PLL架構的 而且我也只會PLL架構的CDR : 因為速度不快　我目前想要full rate的架構然後搭配hogge的相位偵測器 你要全速率的HOGGE PD 那很簡單的~HOGGE是傳統架構加上又是全速率~書上就可以找到 電路圖了~ : 然後會有數位的鎖頻器　可是我也不太清楚要怎麼在loop filter上動手腳 數位的鎖頻器這我聽不太懂~就是有FD麻?loop filter是用同一個2階LPF~只是FD和PD 接到的點不同 所以PD和FD的頻寬也會不同~ : 可以同時控制鎖相跟鎖頻又不會打架　VCO的話是打算採用LC架構 CDR都是雙迴圈的有FD和PD~FD是粗調PD是微調~基本上再設計FD~頻率鎖定之後FD就會 關閉了FUP和FDN就不會有pulse產生了~這樣就不會干擾PD運作~ 還有CDR都是用ring喔~因為CDR需要多種CLOCK相位~所以沒有再用LC的!! 不過你FULL RATE的好像只要2種像相位~LC可以吧~不過我看過都是RING的 : 可以請高手指導一下嗎　我有沒有想錯的東西或是用錯架構 : 或者那篇論文或paper可以參考　有比較詳細的參數設定　經典可實現的做法 : 任何有幫助的訊息都感謝您　謝謝了 PAPER喔 我好多~不過你全速率的PD和FD書上就有架構了 --

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