作者ilovepachaya (我是好牛肉)
看板Electronics
標題Re: [問題] DC Ultra與SoC Encounter
時間Wed Jan 6 09:29:40 2010
※ 引述《zxvc (執著)》之銘言：
: 請問有用過Design Compiler Ultra (DC Ultra)不知道有沒有遇過一個問題？
: 就是產生出來的gate-level Verilog netlist讀進SoC Encounter後，
: 直到placement完，如果中途沒有作DFT scan chain reorder，
: 電路功能都還是正確的，甚至作到routing完都沒問題，
: 但只要有作scan reorder(不管何時)，電路功能就發生改變、不是原本的功能！
: 我有個接別人的Verilog design就有這種問題。
: 但我學長的Verilog design都可以順利的跑完，
: DC Ultra+WLM+SoC Encounter with scan reorder。
: 但我的就是不行，我也試過DC Topo+SoC Encounter with scan reorder也是有問題。
: 但我如果不使用Verilog netlist格式，而使用
: Synopsys DDC+DC Topo(使用DC Ultra)+IC Compiler with scan reorder
: 是可以跑到routing都不會有問題。
: 我懷疑過是轉出來的Verilog netlist有問題，但presim又是對的。
: 至於為什麼想用DC Ultra+SoC Encounter，
: 其實只是想知道究竟是不是哪種Verilog coding style會造成這奇怪的結果。
: 我為什麼會認定是SoC Encounter scan reorder出問題？
: 因為我有一次去trace一個訊號發現問題出在某個scan DFF的D輸入居然被reorder。
: 照正常來講scan reorder應該只是reorder Q到SI(scan in)的順序，不會動到D吧。
假設您的design裡有類似shift reg.的功能
這種情況應該是在使用DC Ultra時
因為performance與area等等的考量
DC Ultra只會將您的shift reg."頭" 跟 "尾"置換成可scan的FF
但是中間卻不會幫您置換(換不煥都是一樣的動作)
目前到現在都沒問題
但是當您在做scan-chain reording時，剛剛的shift reg.順序就被打亂
只至於function錯誤
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 140.126.26.236
1F：推 zxvc:感謝大大。這個問題花了我兩個多禮拜都找不出解答，難怪CIC 01/06 11:01
2F：→ zxvc:的工程師會叫我使用scan def specify scan chain，不要用 01/06 11:02
3F：→ zxvc:SoCE specifyScanChain。 01/06 11:03
4F：→ zxvc:我現在用scandef終於讓DC Topo+SoCE w/ scan reorder flow 01/06 11:04
5F：→ zxvc:成功了T.T 01/06 11:04
6F：→ akuma2008:我想樓主應該是新人吧 01/09 01:29
7F：推 zxvc:新人？業界新人嗎？不是，我是學生。 01/09 06:38