作者zxvc (執著)
看板Electronics
標題Re: [問題] 一些verilog的問題...
時間Wed Dec 30 12:44:15 2009
※ 引述《karyuuissen ()》之銘言：
: 我想先問關於blocking和nonblocking assignment的問題
: 1. 像以下這種2個if的是同時做嗎？
: always@(posedge clk) begin
: if(condition1)
: A <= B;
: if(condition2)
: C <= D;
: end
如果你問的是simulator會先做誰。
答案是第一個if先做。因為begin...end是sequential block。
但真實的電路是同時運作的。
: 2. 兩個一樣的always分開寫是誰先誰後？舉例如下：
: always@(posedge clk) begin
: A <= B;
: end
: always@(posedge clk) begin
: C <= D;
: end
如果是在同一個module，那IEEE 1364無定義。誰先誰後都有可能，
跟你用的simulatior有關。
: 3. 同上一個問題，若分別在不同的.v檔下，但clk是連起來的，如：
: //test1.v
: always@(posedge clk1) begin
: A <= B;
: end
: ---------------------------
: //test2.v
: always@(posedge clk2) begin
: C <= D;
: end
: 這樣的話又是誰快？
如果是在不同的module...，我不清楚。
: 如果always裡面同時有blocking又有nonblocking的情況我就更搞不清楚了...
: 4. wire的assign和always@(*)分別是等號右邊和判斷式變了就變的
: 那誰會比較先做？
: 像是：
: assign A= (B==C)? D:E;
: 和
: always@(*)begin
: B = F;
: end
同2.。
: 最後想問有關FPGA合成電路critical path warning的問題...
: 要怎樣才能減少這些warning？
: 明明一個posedge觸發間if..else和case的層數以及運算都很少了
: 它還是會產生critical path或setup和hold time不夠的情形
我不清楚FPGA的這些問題，
但像SoC Encounter、IC Compiler這些physical IC design的tools
可以作timing optimization降低setup/hold time slack。
但如果setup time slack optimize一直都不過，
可能你的電路就是跑不到這麼快，就只好改架構。
有時候timing violations也可能是testbench寫得不合理。
: 難道只能一直去改code的寫法直到沒有warning為止嗎？
: 抱歉問了這麼多問題XD
: 因為project的架構太大，時序搞混會讓bug很難找出來....
: Thx
--
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◆ From: 140.115.71.32
※ 編輯: zxvc 來自: 140.115.71.32 (12/30 12:45)
1F：推 karyuuissen:感謝!! 看來很多都要用模擬才能判斷先後了.... 12/30 13:06
2F：→ zxvc:樓上，這不是一個好做法。 12/30 13:20
3F：→ zxvc:如果你今天專為某個simulator寫一個design，那很可能把你的 12/30 13:22
4F：→ zxvc:code拿到另一個simulator就掛了。 12/30 13:22
5F：→ zxvc:你應該是避開Verilog那些未定義的部分，去寫一個design 12/30 13:24
6F：→ zxvc:在所有simulator都有一致的結果。 12/30 13:24
7F：→ zxvc:不只是Verilog有未定義的行為，C/C++也有所謂的未定義的行為 12/30 13:26
8F：→ zxvc:。sequential block通常就是用來解決這誰先誰後的問題，因為 12/30 13:33
9F：→ zxvc:它的計算是有順序的。雖然實際的電路是同時運行的，但只要你 12/30 13:36
10F：→ zxvc:仔細的設計，你可以讓sequential block在每個clock edge所求 12/30 13:39
11F：→ zxvc:出的值與真實電路一樣。 12/30 13:39
12F：→ zxvc:所以HDL只是對真實硬體的一種modeling，它不等價真實硬體， 12/30 13:42
13F：→ zxvc:的所有行為，你可以說它很"像"，但就是有不一樣的地方。 12/30 13:43
14F：→ karyuuissen:可是我現在這個大架構中有很多module和很多不同倍數的 12/30 13:45
15F：→ karyuuissen:clock，這樣用sequential在真實電路下還會同時運作嗎 12/30 13:46
16F：→ karyuuissen:就像我問的第2點和第3點那樣@@ 12/30 13:47
17F：→ zxvc:而Synthesis & Physcial IC Design就是把這些擬真的電路轉成 12/30 13:47
18F：→ zxvc:真實的電路。 12/30 13:47
19F：→ zxvc:k大，我想我上面兩句已回答你的問題。 12/30 14:04
20F：→ zxvc:講坦白的，連simulator本身都是用software去寫的，它本身就是 12/30 14:09
21F：→ zxvc:sequential去執行的(不談multi-thread)。 12/30 14:10
22F：→ zxvc:但sequential的simulator卻可以去simulate"同時運行的硬體"， 12/30 14:14
23F：→ zxvc:你說神不神奇？其實也不神奇，simulate中文就是"模擬"的意思 12/30 14:16
24F：→ zxvc:，不是"完全等價"的意思。 12/30 14:16
25F：推 karyuuissen:喔喔 了解^^ 12/30 14:37