作者haseyito (^^")
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標題Re: [請益] 關於除頻電路(verilog)
時間Sat Nov 14 20:32:51 2009
最近剛開始學verilog
正好碰到除頻的部分
爬文看到這段程式
有些不懂的想請教一下
※ 引述《lulumic (嚕嚕米)》之銘言：
: 電路大概是長這樣子:
: module ClockDividor (CLKD8, CLKD4, CLKD2, CLKSEL_GlitchFree, CLKSEL, ARST_N, CLK);
: output CLKD8, CLKD4, CLKD2;
: output CLKSEL_GlitchFree;
: input CLKSEL;
: input ARST_N;
: input CLK;
: reg [2:0] counter;
: wire CLKD8 = counter[2];
: wire CLKD4 = counter[1];
: wire CLKD2 = counter[0];
: always @(posedge CLK or negedge ARST_N) begin
: if (!ARST_N) counter <= 3'b0;
: else counter <= counter - 1;
: end
修正一下
下面這段程式知道是用來消除突波的
但還是不太懂 CLKSEL_GlitchFree 與 CLKSEL 的用途?
是的話前後又該接到那裡呢?
(例如在電路上接地?)
問的不好還請見諒~ 先謝謝了
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: reg CLKSEL_GlitchFree;
: always @(negedge CLK or negedge ARST_N) begin
: if (!ARST_N) CLKSEL_GlitchFree <= 1'b0;
: else if (counter == 3'b000)
: CLKSEL_GlitchFree <= CLKSEL;
: end
: endmodule
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◆ From: 140.115.120.138
※ 編輯: haseyito 來自: 140.115.120.138 (11/14 20:47)
1F：推 CompileUltra:拿來切要讓/2 /4 /8哪一個clock out的吧 裡面沒寫 11/15 01:13
2F：→ haseyito:喔喔~感謝~那CLKSEL_GlitchFree 11/15 10:52
3F：→ haseyito:要接到哪裡呢？ 11/15 10:53
4F：推 lulumic:C大說的沒錯, CLKSEL_GlitchFree 接到外面的 clock MUX 11/18 13:03