作者Darrens (小胖子)
看板Electronics
標題Re: [請益] verilog如何在一個always判斷觸發源？
時間Wed Nov 4 01:10:09 2009
我想問個關於觸發的問題
我寫的程式裡有一段是這樣：
always@(negedge load)
begin
if(load==0)
begin
count=count+1;
end
end
load是一直在高準位的值
但每一小段時間就會變low
之後再馬上變回高準位
我有確定if裡面會執行
我想要計算變成low時的次數
卻一直跑不出計數出的次數
不知道我這樣的寫法是不是有問題??
謝謝~~
另外我想再問一下
在always裡，是否可寫成
always@(posedge clk or a or b)
這樣的寫法??
非常感謝~~
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◆ From: 114.45.51.93
1F：→ bakerly:1. counter 沒initial 值 2. 應該不行 11/04 08:55
2F：推 zxvc:2. 這個時代還沒有這種電路。理論上存不存在我不知道。 11/04 09:30
3F：→ Darrens:請問一下 我有設初始值 還是不行 是什麼問題? 謝謝 11/04 12:36
4F：推 windboy0620:是不是怎麼算counter都是0? 把if拿掉應該就可以了 11/04 13:40
5F：→ windboy0620:因為你在negedge時load永遠都要算是1 if永遠不為真 11/04 13:41
6F：→ windboy0620:所以counter永遠加不到 11/04 13:41
7F：推 comaniac:樓上，negedge是1->0時觸發的吧，那樣寫應該沒錯 11/04 13:43
8F：→ comaniac:我也覺得是沒有initial的關係，看要在always或testbench 11/04 13:44
9F：→ comaniac:把他做initial都可以 11/04 13:44
10F：推 windboy0620:但原po說他有設initial 除非他設錯...orz 11/04 14:22
11F：推 windboy0620:不太確定 但覺得是:在negedge時設定register 且又把 11/04 14:35
12F：→ windboy0620:變數load當作組合邏輯的條件 會有一delay出現 變得 11/04 14:36
13F：→ windboy0620:在nededge時組合邏輯的output還沒有變化 就設定不了 11/04 14:37
14F：→ windboy0620:變數counter的值...(不知道有沒人懂我的意思 = =) 11/04 14:38