作者clanguage (C語言)
看板Electronics
標題[問題] Verilog 的 testbench
時間Sun Oct 11 23:38:30 2009
請問一下 Verilog 寫 testbench 時
為何 input 都宣告成 reg, output 都宣告成 wire
跟寫 module 時不同?
新手一問, 懇請指教, 感謝
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 218.169.111.184
1F：推 cmh317:因為TB裡 input 是給到你要測的module內 你在TB裡面要設定 10/12 00:58
2F：→ cmh317:他的值. 而output 是從你要測的module output拉出來看 10/12 00:59
3F：→ cmh317:所以要用wire 10/12 01:00
4F：推 jamtu:樓上大神 10/12 01:01
5F：推 horsehead:如果是雙向pin還是要宣告成wire喔 10/12 12:02
6F：→ clanguage:感謝 10/12 16:19