作者deathcustom ()
看板Electronics
標題Re: [問題] 再問一些電路的基本觀念
時間Fri Aug 7 11:47:29 2009
※ 引述《kevin2000 (Bicycle )》之銘言:
: 經過上次的問題發現版上高手真多
: 這次我想問點電路上我比較模糊的觀念
: 1.就是負載 是不是有分很多種形式的?
: 這要怎麼分別阿 例如電阻 ic 好像算電流的方式不同~
: 2.我們送電給一個ic或是DEVICE 之類的
: 好像都只有在看它說 要吃幾伏的電壓 沒有再管電流
: 有人和我說因為ic是主動式負載 所以它會自己調整它要多少電流
: 只要你送的電流有到達他要的以上 這有點聽不懂...
: 負載需要的電壓和電流 本身它是怎麼算出來的阿 如果不看datasheet了話
: 它又分別代表什麼意義呢?
會不會燒掉這個問題很有趣
從PAD、via、metal、contact到mos本身都有可能燒掉
然後25度時材料崩潰的限制跟100度時的限制又都不同
所以學術上的晶片都用minimum size(要追求卓越咩)
但是這樣的東西一高溫就掰掰了
學術界設計時應該很少有人會去仔細看完datasheet
(METAL限流大家都知道~VIA、CT限流有多少人注意過?)
還有建議via不要一層疊一層(TSMC)要盡量錯開的有多少人注意?
TSMC via
A A A A A
B B B B
A A A A A
B B B B
A A A A A
B B B B
A A A A A
B B B B
A A A A A
那樣做出來的東西實在沒人知道會不會燒掉
(雖然大多數室溫下應該可以有機會還有良好的晶片)
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◢ υ◣ 老伴啊,我們的孩子孵不出來耶… 、〝◢ ◣ 嗚…我沒問題啊!
◢◣◢˙ ◣ 你到底吃了什麼? ((◢ ﹊﹊﹊ ◥╯ 是台灣的問題…
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◆ From: 122.116.95.114
1F:推 steve12:所以是說Layout時 下一層金屬的via不要直接覆蓋在前一層上 08/07 13:00
2F:推 jnlien:請問都重疊的壞處是什麼?是製造上的不利 還是電路操作不利 08/07 13:06
3F:推 guida:重不重疊一般是製程上的考量,也有些製程是允許重疊的 08/07 17:38
4F:→ deathcustom:其實DRC是允許疊起來~但是TSMC建議上是錯開 08/07 17:39
5F:→ guida:跟製程有無平坦化有關 較大製程如.5會連drc也不允許堆疊 08/07 17:43