作者n052111089 (QQ)
看板Electronics
標題[問題] verilog synthesis
時間Sun Jun 28 19:02:47 2009
之前助教說constraint怎麼下 合成出來的效能速度會有差
但是這樣講很模糊@@ 有沒有實際的例子?
感謝各位大大
--
※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 118.171.120.232
1F：推 bighead319:你怎麼不自己去問助教？ 06/28 19:05
2F：→ n052111089:暑假了@@ 06/28 19:07
3F：推 finalhaven:哪套合成軟體?DC?ISE?Quartus II? 06/28 20:11
4F：推 digicharat99:這很容易理解吧 如果 constraint 鬆速度不要求快 06/29 01:03
5F：→ digicharat99:那 design compiler 會選 area 小但 speed 慢的 cell 06/29 01:05
6F：→ digicharat99:如果要求速度快的話 那 design compiler 會選速度快 06/29 01:05
7F：→ digicharat99:但是 area 較大的 cell 去合成你要求的電路 06/29 01:06
8F：→ digicharat99:實際的例子大概就像 ripple adder 和 carry look 06/29 01:08
9F：→ digicharat99:ahead adder 的差別 06/29 01:09
10F：→ digicharat99:不管你是用哪套 design compiler 應該都是同樣觀念 06/29 01:09
11F：推 MISzoooo:直接去CIC上課吧 報名快截止了 06/29 01:38
12F：推 atomic:暑假研究生還是在實驗室啊 直接衝進去問人 客氣一點就好啦 06/30 21:55