作者papa2958 (噹噹是藍 妳是白)
看板Electronics
標題[問題] 麻煩幫我看一下verilog語言這樣寫有沒有錯誤?
時間Sun Mar 8 22:03:34 2009
不知道有沒有專門在討論verilog語言的地方
所以就PO在這裡了...
題目是a 4-bit mismatch check circuit is implemented. If A[3:0] and B[3:0]
all mismatch, a signal “MISMATCH” will be asserted. We can check this
condition by using four “XOR” gates and connect their four outputs into a
four-input “AND” gate.
以下是我自己寫的語言:
module mismatch(MISMATCH,A,B)
wire T0,T1,T2,T3;
output MIASMATCH;
input[3:0] A,B;
xor(T0,A[0],B[0]),
(T1,A[1],B[1]),
(T2,A[2],B[2]),
(T3,A[3],B[3]);
and(MISMATCH,T0,T1,T2,T3);
endmodule
不知道這樣有沒有哪裡需要修正? 我是初學者 勞請大家多多指點
感激不盡!!
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 140.115.19.48
1F：→ M9407120:.......超久沒碰了，連怎麼寫都忘了 03/08 22:42
2F：→ M9407120:ALTERA 主程式載下來 RUN 一下就知道了 03/08 22:43
3F：推 pupucar:1. input應為wire形式 output應為reg形式 你顛倒了 03/08 23:53
※ 編輯: papa2958 來自: 140.115.19.48 (03/08 23:56)
4F：→ papa2958:這樣?還有哪裡有缺嗎? 03/08 23:56
5F：推 pupucar:說太快 output應為wire或reg形式 這裡應用wire 03/09 00:00
※ 編輯: papa2958 來自: 140.115.19.48 (03/09 00:02)
6F：→ pupucar:Tx 都要用wire input宣告本身就是wire形式了 不用再次宣告 03/09 00:01
7F：→ pupucar:多個bit的宣告法 EX:input[3:0] A,B; 03/09 00:03
※ 編輯: papa2958 來自: 140.115.19.48 (03/09 00:13)
※ 編輯: papa2958 來自: 140.115.19.48 (03/09 00:14)