作者: horsehead ( NNNN) 看板: Electronics
標題: Re: [問題] 關於CPLD的速度問題
時間: Tue Jan 13 01:12:03 2009
※ 引述《may5566 (舞)》之銘言：
: 新手提問
: 最近在用maxEPM7064SLC44-10的CPLD做簡單的計數器
: 因為需要用100Mhz去計數
: 所以就寫了一個最簡單的計數器用MAXPLUSII跑模擬
: 但為何CLOCK設為100Mhz時計數出來的波型結果卻是錯的
: 用timing analyzer看registered performance則只能跑到55Mhz
: 設CLOCK為50Mhz才可以正常計數
: 照理說這顆不是可以跑到175Mhz嗎?
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妳這邊說他可以跑到175Mhz 是依何根據 ?
基本上每個fpga/pld 是有其內部速度的上限
但是你電路的設計複雜度不同他所能表現出來的極速也不一樣吧
我想你所謂的175Mhz是他的極限 妳如果想要在不更動device的狀況下要加速
除了在timing constrain 動手腳外就是要改變你電路的設計架構
(不過要從50變100可能要改架構甚至換晶片才有辦法達到)
: 更奇怪的是把一樣的程式拿到Quartus II跑則又可以跑到100Mhz
: 這樣不知道要怎麼看了
: 請問CPLD可以跑的最高頻率到底要怎麼看呢?
妳這邊的可以跑100是什麼樣情況下呢 ?
妳是在模擬時餵一個時脈100Mhz的patern進去發現有正常計數嗎
如果是的話請看一下quartus II Simulation的設定 如果他是設定為
function simulation的話那是有可能發生100也可以跑出正常波形
妳必須改為timing simulation他的時間延遲參數才會出現在波形裡面
這樣你才能看到正確的波形
另外你如果是在Q2的timing report 看到100很有可能是你的程式編寫風格不是很好
存在一些模糊的敘述 基本上如果你的coding style 很嚴謹 不管用哪套軟體合成出來
的電路都是一樣的 但是就怕有些不是很嚴謹的敘述 又不到語法錯誤的地步 軟體就會
自動猜測你的想法幫你合成電路 這樣很多時候就會發生他猜錯你的想法 把很多東西
化減掉 妳的電路結構就變簡單了 速度也上去了 當然功能也不正確了 這時妳要看一下
妳的警告訊息是不是有很多信號被stacked gnd or vcc 就可以得知
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◆ From: 61.228.82.52
※ 編輯: horsehead 來自: 61.228.82.52 (01/13 01:19)
※ 編輯: horsehead 來自: 61.228.82.52 (01/13 01:26)
※ 編輯: horsehead 來自: 61.228.82.52 (01/13 01:27)
1F：推 may5566:Q2裡我是選timing沒錯，但這兩個軟體跑同樣一個計數的程式 01/13 01:27
2F：→ horsehead:那就是我說的另依情形 看一下原始碼吧 01/13 01:28
※ 編輯: horsehead 來自: 61.228.82.52 (01/13 01:29)
3F：推 may5566:高手!!就是有stacked gnd or vcc，這就是敘述不好的意思? 01/13 01:30
4F：→ may5566:那請問規格裡說這顆計數頻率可以到175Mhz，那是否我用 01/13 01:31
5F：→ may5566:100Mhz的震盪器去數他就抓的到? 01/13 01:32
6F：→ horsehead:不一定有錯 要一根根去檢查有些是真的你把它指定1 or 0 01/13 01:33
7F：→ horsehead:有些是被化減 所以要一根一根看 01/13 01:33
8F：→ horsehead:應該是不行 實體繞出來只有50幾 妳可能要問一下提供 01/13 01:35
9F：→ horsehead:文件給你的人是用在哪顆device上 01/13 01:36
10F：推 may5566:是他的data sheet有寫counter clock 最大175Mhz的樣子 01/13 01:37
11F：推 may5566:本來想說175Mhz應該是夠用了，結果用MII模擬只有到55Mhz 01/13 01:41
12F：推 ksmrt0123:什麼stacked? 是 be 'stuck' at 吧... 01/13 03:34
13F：→ horsehead:哈哈哈 英文太爛了 真是抱歉 @@ 01/13 09:16