作者may5566 (舞)
看板Electronics
標題[問題] 關於CPLD的速度問題
時間Mon Jan 12 22:38:27 2009
新手提問
最近在用maxEPM7064SLC44-10的CPLD做簡單的計數器
因為需要用100Mhz去計數
所以就寫了一個最簡單的計數器用MAXPLUSII跑模擬
但為何CLOCK設為100Mhz時計數出來的波型結果卻是錯的
用timing analyzer看registered performance則只能跑到55Mhz
設CLOCK為50Mhz才可以正常計數
照理說這顆不是可以跑到175Mhz嗎?
更奇怪的是把一樣的程式拿到Quartus II跑則又可以跑到100Mhz
這樣不知道要怎麼看了
請問CPLD可以跑的最高頻率到底要怎麼看呢?
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◆ From: 123.195.1.69
1F：推 ksmrt0123:可跑到175MHz的是 speed grade -5 的 01/13 03:59
2F：→ ksmrt0123:-1 的 fCNT 只有 100MHz 01/13 04:00
3F：→ ksmrt0123:-10 01/13 04:01
4F：→ ksmrt0123:These parameters are measured with a 16-bit loadable 01/13 04:02
5F：→ ksmrt0123:enabled, up/down counter programmed into each LAB. 01/13 04:03
6F：→ ksmrt0123:Datasheet要仔細看... 01/13 04:04