作者mohi ( )
看板Electronics
標題[問題] verilog寫法問題
時間Mon May 5 23:49:24 2008
想請問一下
verilog中 有什麼方法是能讓寫入與讀取同步呢
如果有 可否請大大教我一下其寫法呢?
感激不盡
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 125.224.153.61
1F：→ horsehead:你的寫入與讀取同步是什麼意思 05/06 00:06
2F：→ mohi:寫入的值經過讀取後會延遲一個clk到下一個clk顯示 05/06 08:11
3F：→ mohi:這樣我模擬的波形就不正確了 因此我想請問如何讓他們同步 05/06 08:18
4F：推 corevalue:1. 用wire.. 2. 要存的話用latch 05/06 11:23