作者proach (p.roach)
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標題Re: [問題] xilinx合成完，LUTs太大怎麼辦??
時間Mon May 5 17:56:59 2008
※ 引述《Darrens (風和日麗)》之銘言：
: 我將寫完的verilog檔合成
: LUTs=115%，實在有點太大
: 使得無法燒到fpga裡
: 我有再將一些寫法改寫看看
: 還是沒有用
: 不知道大家在合成時
: 是不是會因為一些語法或寫法
: 使用LUT變得很大??
: 合成時有哪些是要注意的啊??
: 有誰可以告訴我??
: 謝謝!!
LUT = ROM
so, squeeze all your data into an FPGA build-in SRAM, even SRAMs.
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