作者zxvc (zxvc)
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標題Re: [討論] HDL有這種語法?
時間Mon Sep 17 23:21:34 2007
※ 引述《CuckooBoy (阿書)》之銘言：
: ※ 引述《acelp (未來，一直來一直來)》之銘言：
: : 拍謝...講句實話我沒寫過VHDL 所以可能會說錯:p
: : 之前廠商的VHDL的code為下 if內觸發的statment只有一個
: : "IF ((Sys_clk'EVENT AND Sys_clk ='0') or (Sys_clk'EVENT AND Sys_clk='1'))"
: : 就我的想法應該是rtl
: : "always @(posedge clk or negedge clk) "
: : 但是今天這位C網友大大的問題在於
: : "if (clock'event and clock='1') or (clock'event and clock='0')"
: : 我想VHDL有if ... or ... then ...的語法嗎?
: 嗯~我就是看到Verilog有always @(posedge clk or negedge clk)
你會不會看到的應該是這樣才對？
always @(posedge clk or negedge reset)
if( !reset )
...
這在IEEE 1364.1是保證可合成的語法。
就我的印象IEEE 1364.1沒有規定：
always @(posedge clk or negedge clk)
是可合成的語法。但沒規定不代表EDA廠商做不出來可合成該語法的合成器。
其實上面的語法是有真實的硬體可對應的，就是DDR register。
你說你是用Quartus II的內建合成器合成的嗎？
就我所知Altera的FPGA板子大多不支援DDR register，
所以你在一些合成器合不出來是有可能的。
: 所以,我深深相信可以這樣做,但是當我使用VHDL寫時卻沒辦法寫出來...
: 此時,看了錯誤訊息,覺得又好像沒辦法PROCESS存在兩個CLOCK觸發...
: 所以在 可以 和 不可以 之間.......覺得很怪
: 又聽到M大說.........."很簡單"........"可以".........
: 但.............我就是合成不成功!!
: 所以就提出問題!!
: 目前問題不是在於..."上下緣皆接觸發有沒有這種語法"....而是軟體為什麼無法合成
: 誰有成功案例,分享一下你是用哪個方法合成...
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往生淨土咒：
南無阿彌多婆夜 哆他伽哆夜 哆地夜他 阿彌唎都婆毘 阿彌唎哆
悉耽婆毘 阿彌唎哆 毘迦蘭哆 伽彌膩 伽伽那 只多迦隸 莎婆訶
《佛說阿彌陀經》
http://web.cc.ncu.edu.tw/~93501025/amtf.doc
《金剛經》
http://web.cc.ncu.edu.tw/~93501025/jg.doc
--
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◆ From: 140.115.204.3
1F：→ CuckooBoy:沒錯.之前聽某 大 ,提到DDR都可以,為什麼不能上下緣觸發 09/17 23:23
2F：→ CuckooBoy:那時他是用另一個方法,不知道是不是因為不能合成才那樣 09/17 23:23
3F：→ CuckooBoy:Verilog那個,聽你一說....好像是我看錯的機會大 09/17 23:24
4F：→ CuckooBoy:那個大大教的...我做過...的確是可以上下緣皆觸發 09/17 23:25
5F：→ CuckooBoy:本來放棄,改用那方法,但聽M大說可以,所以又重新拿出討論 09/17 23:26
6F：→ CuckooBoy:而我會問這問題是因為握那DEMO正是..."DDR" 09/17 23:27
7F：→ CuckooBoy:所以當然他就會有......那種寫法 09/17 23:27
8F：→ CuckooBoy:所以我又被他迷惑住啦XD 09/17 23:28
9F：→ CuckooBoy:既然ALTERA不行,為什麼那DEMO還寫?而且還是ALTERA的DEMO 09/17 23:28
10F：→ CuckooBoy:寫一個不法合成的VHDL CODE........=.=' 09/17 23:29