作者wanchu (doggy and bowly)
看板Electronics
標題Re: [問題] 用Verilog-XL compile出來的錯誤
時間Fri May 4 00:27:01 2007
※ 引述《dot40431 (點點)》之銘言：
: Compiling source file "add_sub.v"
: Compiling source file "add_sub.v"
: Error! Module name (ADD_SUB) previously declared [Verilog-MNPD]
: "add_sub.v", 1:
: Error! Module name (testbench) previously declared [Verilog-MNPD]
: "add_sub.v", 16:
: 2 errors
: End of Tool: VERILOG-XL 05.50.003-p May 3, 2007 12:25:47
: 請問有沒有人知道這是什麼錯誤呢?辜狗辜不到耶QQ
應該是你在 top module 中已經 include 你要的 add_sub.v 檔案
而在 compiler 時候又加入了一次 add_sub.v
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