作者Juneje (心的方向 )
看板Electronics
標題[問題] 非重疊時脈產生器 VS 反向器
時間Fri Apr 13 05:16:20 2007
請問像是切換式電容必須使用到外部兩個非重疊的時脈...
這時候一般都會使用非重疊時脈產生器...
請問這和一般反向器的差別是...
以及為何要在時脈產生器裡面加入反向器增加延遲呢!?
切換電容不是只跟時脈週期、頻率有關係而已嗎 @@ 增加延遲的用意是!?
還是因為單純的反向器不能確保上升&下降邊界不會Overlap...所以要增加延遲!?
然後我想問除頻器電路... @@ 請問這方面要去哪找相關電路...我需要架構 ^^a
2MHz去降成3.33k/5k/8.33k/0.33MHz...這有可能Full Custom去Lay嗎~~感覺不可行 ^^|
再問個問題CIC目前.35製程，四月這梯後就開始不准使用Cell-Based，
那有使用到數位電路部份的話，各位高手都手動去Lay嗎，
還是因此數位時脈部份都外灌去調整驗證呢，煩請大大為小弟解惑 ：）
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◆ From: 140.113.150.126
1F：推 akiottm:clock轉態時都會delay的,要是兩個clock重疊的話所有開關 04/13 07:21
2F：→ akiottm:都會呈現微導通狀態,影響取樣的結果,所以要先確定開關全關 04/13 07:22
3F：→ akiottm:上後再打開另一個相位的開關 04/13 07:25
4F：→ Juneje:^^ 多謝樓上大大的回答 :P 感激不盡~~ 04/13 23:14