有個想法~~ 但還沒試過~~~有空再試試好了!!! ======================= 做兩個計數器~~ 一個是上數1、3、5、7~~叫counter A~~ 一個是上數0、2、4、6~~叫counter B~~ counter A跟B 都是用clk的正緣(或負緣無所謂)觸發~!!!!! 然後這兩個counter接到多工器去，然後用clk去選擇哪個要輸出~!!!! 假設現在clk是high~~~就選到counter A(B)~!!! 等到clk是low時~~~就選到counter B(A)~!!! 但這樣還是會有點問題~~ 例如： clk從low轉high時~~ 其中一個counter正好要計數~~ 那輸出會不會有前一個counter值的暫態~~!?!?!? 如果把clk接到多工器選擇線多加幾個buffer(做delay用XD)~~ 搞不好就會解決這問題XD 不過一切都沒Run過~~~ 改天有閒時再來試好了~ 其它的~就待高手來想辦法XD ※ 引述《Maddulin (what else do u focus?)》之銘言： : ※ 引述《CuckooBoy (阿書)》之銘言： : : 今天有一個人問我一個問題,在這邊提出來跟大家討論看看.... : : 這樣的counter邏輯電路有辦法實現嗎? : : __ __ : : clk ↑↓__↑↓__ ..... : : _____________ : : count 1|2 |3 |4 ...... : : 也就是一個clk週期,counter可以數兩次,不行2 ,4, 6...這樣數喔!只能1,2,3...這樣數! : : 另一種說法就是......上緣/下緣觸發,counter都計數 : posedge clk: a_counter : negedge clk: b_counter : counter = a_counter+b_counter : 可不可以? : : 我覺得......沒辦法實現... : : 不知道這樣說對嗎? : : counter是有記憶功能,所以用到正反器,正反器不能接兩個觸發源或者說是兩個時脈 : : 所以沒辦法同時做rising或falling的觸發,所以這種功能無法實現! : : 如果大家有不同看法,可以說出你的看法! : : 如果你覺得可以實現.... : : 可以寫出vhdl或verilog的程式,可以分享一下給大家參考! -- ╭─╮ ╭───╮───╮─╭─☆─╮─╮───╮───╮ │█│ │█ █│█◤█│█ █│█ █│█◤█│█◤█│ │█★─╮█ █│█ ─╯█◢◤╯█◤█│█◤◣╯█◢╭╯ │█◢█│█◢█│█◢█│█ █│╮◢╭╯█◢█│█╭★ ╰───╯───╯───╯─╯─╯╰─╯╰───╯─╯ ζcapsid --

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